Например TDA7294

 Форум РадиоКот • Просмотр темы - Verilog input wire/reg - есть ли разница?
Форум РадиоКот
Здесь можно немножко помяукать :)



Текущее время: Пт апр 20, 2018 00:35:27



Часовой пояс: UTC + 3 часа [ Летнее время ]


ПРЯМО СЕЙЧАС:



Начать новую тему Ответить на тему  [ Сообщений: 4 ] 
Автор Сообщение
Не в сети
 Заголовок сообщения: Verilog input wire/reg - есть ли разница?
СообщениеДобавлено: Пт янв 12, 2018 11:53:16 
Друг Кота
Аватар пользователя

Карма: 68
Зарегистрирован: Вс мар 29, 2009 23:09:05
Сообщений: 7321
Рейтинг сообщения: 0
Здравствуйте, коллеги!

Немного предыстории под спойлером.



Вопрос такой: есть ли разница между таким кодом

Код:
module test(input wire A,input wire B)
begin

reg r_A;

assign r_A = A;

...

endmodule


и таким:

Код:
module test(input reg r_A,input reg r_B)
begin

...

endmodule


Или первое - то же самое, что и второе, только расписанное подробнее, как always @ * и assign?

_________________
Разница между теорией и практикой на практике гораздо больше, чем в теории.


Вернуться наверх
 Профиль WWW  
 
Не в сети
 Заголовок сообщения: Re: Verilog input wire/reg - есть ли разница?
СообщениеДобавлено: Пт янв 12, 2018 13:48:54 
Друг Кота

Карма: 39
Зарегистрирован: Чт фев 20, 2014 19:57:55
Сообщений: 9928
Рейтинг сообщения: 0
Не специалист (моргал диодами), но вроде wire - это как соединение с чем то, не хранит значение, а reg - как передача переменной, хранит значение.


Вернуться наверх
 Профиль  
 
JLCPCB Prototype, Бесплатная доставка первого заказа + $2 на прототип ПП!

Крупнейший производитель печатных плат в Китае, 290,000+ заказчиков, 8,000+ он-лайн заказов в день.

Цена за 10 плат: $2 за 2-х слойную, $15 за 4-х слойную, $74 за 6-ти слойную.

LCSC Parts: Экономия до 50%, большой выбор компонентов в наличии, отправка заказа в день оплаты.

Не в сети
 Заголовок сообщения: Re: Verilog input wire/reg - есть ли разница?
СообщениеДобавлено: Пт янв 12, 2018 13:50:59 
Друг Кота
Аватар пользователя

Карма: 68
Зарегистрирован: Вс мар 29, 2009 23:09:05
Сообщений: 7321
Рейтинг сообщения: 0
Это-то да. :)

Вот меня и интересует, есть ли разница, объявить вход как wire и подключить его к регистру, или сразу объявить вход как регистр. :)

UPD:

В общем, я нашел ответ на свой вопрос. :) Разницы нет. Просто сокращенная запись.

_________________
Разница между теорией и практикой на практике гораздо больше, чем в теории.


Вернуться наверх
 Профиль WWW  
 

Не в сети
 Заголовок сообщения: Re: Verilog input wire/reg - есть ли разница?
СообщениеДобавлено: Пт фев 02, 2018 09:02:35 
Нашел транзистор. Понюхал.

Зарегистрирован: Пн окт 21, 2013 08:33:45
Сообщений: 199
Рейтинг сообщения: 0
reg r_A;
assign r_A = A;

по идее это вообще идейно неверно и на асигн компилятор ругаться должен... В прочем как и объявление входного порта в качестве регистра.

_________________
Шоб я польку танцевал..


Вернуться наверх
 Профиль  
 

Показать сообщения за:  Сортировать по:  Вернуться наверх
Начать новую тему Ответить на тему  [ Сообщений: 4 ] 



Часовой пояс: UTC + 3 часа [ Летнее время ]


Кто сейчас на форуме

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 4


Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Найти:
Перейти:  


Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
Русская поддержка phpBB
Extended by Karma MOD © 2007—2012 m157y
Extended by Topic Tags MOD © 2012 m157y