Например TDA7294

Форум РадиоКот • Просмотр темы - Проблемы с компиляцией простейшего кода на Verilog
Форум РадиоКот
Здесь можно немножко помяукать :)





Текущее время: Чт мар 28, 2024 18:45:25

Часовой пояс: UTC + 3 часа


ПРЯМО СЕЙЧАС:



Начать новую тему Ответить на тему  [ 1 сообщение ] 
Автор Сообщение
Не в сети
 Заголовок сообщения: Проблемы с компиляцией простейшего кода на Verilog
СообщениеДобавлено: Чт мар 30, 2017 09:40:15 
Встал на лапы

Зарегистрирован: Пн июн 13, 2016 10:41:52
Сообщений: 129
Рейтинг сообщения: 0
Здравствуйте. Начал осваивать ПЛИС. Конкретно Altera MAX3000A
Написал для теста простенький код в Квартусе, в котором выходной пин имеет такое же состояние что и входной:
Код:
module sd
{
   input a,
   output b   
};

assign b = a;
endmodule


Итого Квартус ругается

Warning (335095): TimeQuest Timing Analyzer does not support the analysis of latches as synchronous elements for the currently selected device family.
Нашел, что проблема решается настройкой в окне Simulation Tool во вкладке Processing. Не знаю как в других версиях, но в Квартусе 13-м ничего подобного в данной вкладке нет.


Вернуться наверх
 
Показать сообщения за:  Сортировать по:  Вернуться наверх
Начать новую тему Ответить на тему  [ 1 сообщение ] 

Часовой пояс: UTC + 3 часа


Кто сейчас на форуме

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 2


Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Найти:
Перейти:  


Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
Русская поддержка phpBB
Extended by Karma MOD © 2007—2012 m157y
Extended by Topic Tags MOD © 2012 m157y