Здравствуйте, решил перейти с AHDL на Verilog.Помогите пожалуйста переписать прошивку с AHDL на Verilog.

пока вот что получилось:

module epm3064(OUT,WR,RESET,RD,CS,DAT,A,D);

input wire [3:0] A;
input wire [7:0] D;
input wire WR, RD, CS, RESET;

inout [7:0] DAT;
inout [8:1] OUT;

output reg [8:1] OUT;

reg [8:1] INREG;

Тема называется "вопросы по Verilog", а вопросов и не видно. Только "помогите". Может, для начала как-то описательную часть топика сформулировать? Что за устройство, какое ТЗ, с кем общается. А то сходу - какой-то модуль.

микросхема ALTERA EPM3064 на 44 пина.

ТЗ просто переписать с AHDL на VERILOG.

Общается, стоит на плате модуля дискретного ввода(8-ми канальный)плата индикиции и тд.

Я немного не понимаю.

Вот допустим тириггер описывается в прошивке, или выводы просто описываются на AHDL:
DAT0 = TRI(D0,!CS&!RD); % сигнал с выхода трехразрядного буфера TRI подается на I/O порт %
DAT1 = TRI(D1,!CS&!RD);
DAT2 = TRI(D2,!CS&!RD);
DAT3 = TRI(D3,!CS&!RD);
DAT4 = TRI(D4,!CS&!RD);
DAT5 = TRI(D5,!CS&!RD);
DAT6 = TRI(D6,!CS&!RD);
DAT7 = TRI(D7,!CS&!RD);

% соединение порта D защелок с DAT[]&RESET %
IN_REG[8..1].D = DAT[7..0]; % соединения выполняются одновременно %
IN_REG[].CLK = LCELL(!WR);
IN_REG[8..1].ENA = (!CS&(A[]==8));
IN_REG[].CLRN = LCELL(RESET);

как на верилог переписать это?

PCBWay - всего $5 за 10 печатных плат, первый заказ для новых клиентов БЕСПЛАТЕН

Сборка печатных плат от $30 + БЕСПЛАТНАЯ доставка по всему миру + трафарет

Онлайн просмотровщик Gerber-файлов от PCBWay + Услуги 3D печати

А в скобках что описывается? Какие-то условия подачи сигнала? Сейчас о первой части.

Выбираем схему BMS для заряда литий-железофосфатных (LiFePO4) аккумуляторов

Обязательным условием долгой и стабильной работы Li-FePO4-аккумуляторов, в том числе и производства EVE Energy, является применение специализированных BMS-микросхем. Литий-железофосфатные АКБ отличаются такими характеристиками, как высокая многократность циклов заряда-разряда, безопасность, возможность быстрой зарядки, устойчивость к буферному режиму работы и приемлемая стоимость. Но для этих АКБ очень важен контроль процесса заряда и разряда для избегания воздействия внешнего зарядного напряжения после достижения 100% заряда. Инженеры КОМПЭЛ подготовили список таких решений от разных производителей.

Подробнее>>

Да,условия подачи сигнала.

Выход DAT0, к нему подключаются сигналы D1 , и сумма инвертированных сигналов CS и RD).TRI дает нам Z состояние.

Новый аккумулятор EVE серии PLM для GSM-трекеров, работающих в жёстких условиях (до -40°С)

Компания EVE выпустила новый аккумулятор серии PLM, сочетающий в себе высокую безопасность, длительный срок службы, широкий температурный диапазон и высокую токоотдачу даже при отрицательной температуре. Эти аккумуляторы поддерживают заряд при температуре от -40/-20°С (сниженным значением тока), безопасны (не воспламеняются и не взрываются) при механическом повреждении (протыкание и сдавливание), устойчивы к вибрации. Они могут применяться как для автотранспорта (трекеры, маячки, сигнализация), так и для промышленных устройств мониторинга, IoT-устройств.

Подробнее>>

никто не знает?

Тут хорошо идёт С-шная тернарная операция ?:

Тут posedge WR если запись в регистр по фронту WR. По фрагменту AHDL получается, что запись по спаду, так что negedge. Сброс низким уровнем на RESET

а как вот это расписать?

D[7..0] = (32&(A[3..0]==0))#
(28&(A[3..0]==1))#
(8&(A[3..0]==2))#
(8&(A[3..0]==3))#
(0&(A[3..0]==4))#
(0&(A[3..0]==5))#
(0&(A[3..0]==6))#
(0&(A[3..0]==7))#
(IN_REG[8..1]&(A[3..0]==8));

В первом сообщении D это input wire, тут уже другой D ?
Можно так же через И/ИЛИ, но это неинтересно. Можно так:

Можно так:
Однако вопрос -- что-то почитать по veilog пробовали?

Ладно, вчера (после 13-часовой отрисовки схем в воскресенье) сделал себе выходной, потоптался на форумах, а сегодня пора и за работу.

да,читаю кучу всего,в том числе и книги на английском.
Просто из-за изобилия информации все идет не сразу, поэтому и спрашиваю параллельно на форуме.
По конкретному примеру легче разобраться.

Погуглите слова evita verilog, у них были презенташки-слайды на десяток страниц по основным операциям, хороши для быстрого старта. Но потом всё равно что-то посерьёзнее найдите почитать.

Я, по обыкновению своему, после короткого вступления сразу в стандарт лезу, но оно суховато идёт с непривычки

О, ещё на сайте у Иосифа Каршенбойма цикл статей «Краткий курс HDL-кодирования» тоже, на мой взгляд, неплохо для начинающих.

немного не по верилогу! Написал прошивку в итоге)

module test1(OUT,WR,RESET,RD,CS,DAT,A,D);

input wire [3:0] A;
input wire WR, RD, CS, RESET;

output wire [7:0] D;

inout [7:0] DAT;
inout [8:1] OUT;

reg [7:0] D_reg;
reg [8:1] INREG;

always @(negedge WR or negedge RESET)
begin
if (RESET == 0)
INREG <= 0;
else if (!CS && A ==
INREG <= DAT;
end

assign DAT[7:0]=(!CS&!RD)?D[7:0]:8'bz;

assign OUT[8:1]=(INREG[8:1])?0:8'bz;

assign D = D_reg;
always @(*)
case (A[3:0])
0: D_reg = 8'd32;
1: D_reg = 8'd28;
2: D_reg = 8'd8;
3: D_reg = 8'd8;
8: D_reg = INREG[8:1];
default: D_reg = 0;
endcase

endmodule



Как для нее теперь симмуляцию написать?

//----------
//
// Title : test1_tb
// Design : 44pin
// Author :
// Company :
//
//----------
//
// File : test1_TB.v
// Generated : Tue Oct 2 16:37:19 2012
// From : c:\My_Designs\EPM3064\44pin\src\TestBench\test1_TB_settings.txt
// By : tb_verilog.pl ver. ver 1.2s
//
//----------
//
// Description :
//
//----------

`timescale 1ns / 1ps
module test1_tb;


//Internal signals declarations:
tri [8:1]OUT_bidir;
reg [8:1]OUT;
//Continous assignment for inout port "OUT".
assign OUT_bidir = OUT;

reg WR;
reg RESET;
reg RD;
reg CS;
tri [7:0]DAT_bidir;
reg [7:0]DAT;
//Continous assignment for inout port "DAT".
assign DAT_bidir = DAT;

reg [3:0]A;
wire [7:0]D;



// Unit Under Test port map
test1 UUT (
.OUT(OUT_bidir),
.WR(WR),
.RESET(RESET),
.RD(RD),
.CS(CS),
.DAT(DAT_bidir),
.A(A),
.D(D));

initial
begin
RESET=1'b0;
WR=1'b0;
RD=1'b0;
CS=1'b0;
DAT[7:0]=1'b0;
A[3:0]=1'b0;


#300 RESET=1'b1;
#300 WR=1'b1;
#300 RD=1'b1;
#300 CS=1'b1;
#300 DAT[7:0]=1'b1;
#300 A[3:0]=1'b1;

end

always #30 WR=~WR;


endmodule

не хочет с такой работать...

если нужно всю шину перевести в Z то наверное правильнее написать

assign DAT[7:0]=(!CS&!RD)?D[7:0]:8'bZZZZZZZZ;

а иначе ИМХО у вас только крайний бит в Z переведется

p.s. если я не прав - пусть меня поправят (я тоже недавно в верилоге)

x и z размножаются во всю ширину.



т.е. 8'bZ0 даст 8'bZZZZZZZ0, 8'b10 даст 8'b00000010

p.s. Ага, я там в первом сообщении апостроф непробил в 8'bz

а вот это как переписать?

IN_REG[13..8].D = DAT[5..0];
IN_REG[7..0].D = DAT[7..0];

IN_REG[].CLK = !WR;
IN_REG[].CLRN = RESET;

IN_REG[7..0].ENA = (!CS&A[]==8);
IN_REG[13..8].ENA = (!CS&A[]==9);

Где-то выше я что-то похожее, хоть и попроще, уже переводил.
Как-то так:

Вот короткое руководство по конструкциям verilog с картинками в лог.элементах и триггерах

Кстати, исходные AHDL файлы могли бы быть и покрасивее. Т.е. понятнее и сопровождаемее, при этом код генерировался бы или вообще точно такой же, или слегка другой, но с тем же действием.
Например, это (мне лень переписывать, поэтому я бросаю кусочки своего кода):
можно было записать или через таблицы
Тут HDMOD_100ms и компания -- именованные константы
Или через CASE

переписал эту прошивку:




получил:




в итоге показывается в программе,что светодиоды каналов [8:15] горят,а на модуле не горят. нужно чтобы не горели,что не так?

Это неэквивалентные куски кода.
В AHDL-ном по D[] идёт просто комбинационная схема, а в verliog-ном -- регистры по спаду WR.
Надо так:
D всё равно объявлять как reg. Тут это просто переменная, сохраняющая для verilog-машины своё состояние между выполнениями блока always. Он выполняется при любом изменении любого входа, поэтому данные сразу проходят на выход и нет регистра в смысле цифровых схем.
Если забыть ветку default, то будет регистр-защёлка (LATCH), помнящий состояние D пока A гуляет по всем не перечисленным комбинациям.

_____
Тьху, я и в этой теме успел на стандарт сослаться.

Здравствуйте еще раз!

Возникла такая идея:

Хотелось бы написать прошивку для модуля ввода(стоит Альтера epm3064 на 44 пина),чтобы при замене на горячую,ложная информация не уходила,пока не успели подключить провода.
а как-нибудь пропускались бы биты и потом можно было бы считывать достоверную информацию,или что-нибудь в этом роде. прошу прощения за немного кривой язык.

вот пример прошивки,которая есть щас,написанная на Verilog.