Например TDA7294

Форум РадиоКот • Просмотр темы - вопросы по Verilog
Форум РадиоКот
Здесь можно немножко помяукать :)



Текущее время: Пт окт 18, 2019 13:35:17

Часовой пояс: UTC + 3 часа [ Летнее время ]


ПРЯМО СЕЙЧАС:



Начать новую тему Ответить на тему  [ Сообщений: 68 ]    , , 3,  
Автор Сообщение
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт фев 01, 2013 18:50:31 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 398
Рейтинг сообщения: 0
придется думать что-то гениальное....
потому что прошивка на AHDL влезает и работает)


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт фев 01, 2013 20:10:00 
Прорезались зубы

Зарегистрирован: Пт ноя 16, 2007 14:52:44
Сообщений: 231
Откуда: Рига, Латвия
Рейтинг сообщения: 0
Кажется вы не внимательны!
1) В исходном коде только один регистр ! IN_REG[15..0] , остальное всё логические действия !
2) Вы не разобрались как работать с портом ввода/вывода т.е. двунаправленным, и поэтому наверное код не работает..

Пример от Алтеры:
Код:
module bidirec (oe, clk, inp, outp, bidir);
// Port Declaration
input   oe;
input   clk;
input   [7:0] inp;
output  [7:0] outp;
inout   [7:0] bidir;

reg     [7:0] a;
reg     [7:0] b;

assign bidir = oe ? a : 8'bZ ;
assign outp  = b;

// Always Construct
always @ (posedge clk)
begin
    b <= bidir;
    a <= inp;
end

endmodule


Тоесть читаем состояние порта когда ему присвоено состояние "Z"

В остальном, хорошо что двигаетесь вперёд..


Вернуться наверх
 
JLCPCB, всего $2 за прототип печатной платы! Цвет - любой!

Отличное качество, подтвержденное более чем 600,000 пользователей! Более 10,000 заказов в день.

Зарегистрируйтесь и получите два купона по 5$ каждый:https://jlcpcb.com/quote

Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Чт авг 22, 2013 23:59:01 
Мудрый кот
Аватар пользователя

Карма: 11
Рейтинг сообщений: 21
Зарегистрирован: Чт авг 21, 2008 23:03:30
Сообщений: 1733
Откуда: Одесса(Украина)
Рейтинг сообщения: 0
Добрый день! Такая проблема. Есть код на Verilog, который, по идее, реализует машину состояний для инициализации динамической памяти. Проблема в том, что при компиляции в State Machine Viewer-е эта машина состояний просматривается как пустая. Соответственно, в железке ничего не срабатывает. Уменьшил код до такого:

Все равно, машина состояний остаётся пустой, регистр init_done_reg никогда не становится единицей, хотя ошибится тут трудно, вроде как. Уже бьюсь головой об стену. Что я делаю не так?

_________________
(*tmp) &= ~( ( (param1 & (1<<PARAM1_BIT6)) || ((param2==PARAM2_TRUE)&&(--param3)) ) ? (param1 & (~param2)) : (Func1() | FUNC1_FLAGS) );
Люблю Си...


Вернуться наверх
 
PCBWay - всего $5 за 10 печатных плат, первый заказ для новых клиентов БЕСПЛАТЕН

Сборка печатных плат от $88 + БЕСПЛАТНАЯ доставка по всему миру + трафарет

Онлайн просмотровщик Gerber-файлов от PCBWay
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Вт окт 22, 2013 19:42:43 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Хочу освоить verilog
Создал программу счетчика

module q1 (led [29:0], clk);
input clk;
output reg [29:0]led;
always @(posedge clk)
begin
#100
led <= led + 1'd1;
end
endmodule

Почему задержка не срабатывает?


Вернуться наверх
 
Приглашаем на вебинар «Решения для построения ультразвуковых счетчиков жидкостей и газов на базе MSP430»

Компэл совместно с Texas Instruments 23 октября 2019 приглашают на вебинар, посвященный системам-на-кристалле для построения ультразвуковых расходомеров жидкостей и газов на базе ядра MSP430. Вебинар проводит Йоханн Ципперер(дублированный перевод) – эксперт по ультразвуковым технологиям, непосредственно участвовавший в создании данного решения. На вебинаре компания Texas Instruments представит однокристальное решение, позволяющее создавать точные недорогие счетчики жидкостей и газов.
Подробнее>>
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Вт окт 22, 2013 21:37:51 
Мудрый кот
Аватар пользователя

Карма: 11
Рейтинг сообщений: 21
Зарегистрирован: Чт авг 21, 2008 23:03:30
Сообщений: 1733
Откуда: Одесса(Украина)
Рейтинг сообщения: 0
Pawel91 писал(а):
Почему задержка не срабатывает?

Что значит, не срабатывает? Написанное вами значит, что между положительным фронтом clk и изменением значения регистра leds будет задержка 100 нс. Но частота изменений регистра leds будет определяться частотой тактирования clk. Вот вам картинка для пояснения:

Изображение

_________________
(*tmp) &= ~( ( (param1 & (1<<PARAM1_BIT6)) || ((param2==PARAM2_TRUE)&&(--param3)) ) ? (param1 & (~param2)) : (Func1() | FUNC1_FLAGS) );
Люблю Си...


Вернуться наверх
 
STM32G0 – особенности периферии, ядра, архитектуры и ее отличие от STM32F0

Семейство STM32G0 является наиболее совершенным в сегменте бюджетных микроконтроллеров STM32. Новое семейство 32-битных микроконтроллеров STM32G0 с процессорным ядром Cortex-M0+ производства компании STMicroelectronics имеет очень высокий потенциал и является отличной альтернативой не только для 8- и 16-битных микроконтроллеров, но и для всего семейства STM32F0. В статье проводится глубокое сравнение STM32G0 и STM32F0, в том числе – процессорных ядер, организации памяти, шинной архитектуры, потребления, надежности и периферии.
Читать статьи >>
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Ср окт 23, 2013 12:25:13 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Я так и предполагал, но симуляция в квартус выдает другое.
Задержка получается 6.819
(картинку загрузить не получилось((()


Вернуться наверх
 


Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Ср окт 23, 2013 20:20:08 
Друг Кота
Аватар пользователя

Карма: 7
Рейтинг сообщений: 87
Зарегистрирован: Пн июл 13, 2009 15:37:39
Сообщений: 3937
Откуда: Московская область, наукоград.....
Рейтинг сообщения: 0
Не уверен что верилог сильно отличается, но в вхдл, задержка имеет смысл только в моделировании (например что бы задать смещение сигналов), а в синтезе (речь как я понял именно о синтезе) команда задержки не работает.

_________________
Загружая на вход компьютера "мусор", на выходе получим "мусор^32".
PS. Не работаю с: Proteus, Multisim, EWB, Micro-Cap... не спрашивайте даже


Вернуться наверх
 


Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Ср окт 23, 2013 20:28:33 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Я вот как раз и делал моделирование :( , modelsim пока не осилил, делал во встроенной в 13 квартусе системе моделирования(waveform editor), указал на конкретно временное моделирование, я вообще делаю лабы студентам, мне нужно полностью изучить этот язык, так как лабы будут на освоение этого языка. Вот хочу научиться как правильно писать задержки для модулей.


Вернуться наверх
 
Распродажа паяльных станций ATTEN и аксессуаров!
Индукционная паяльная станция AT315D - 3 977 ₽, станция паяльная AT80D – 2177 ₽, станция паяльная AT936b – 1000 ₽!

Заходите в раздел акции и спецпредложения на сайте prist.ru, покупайте измерительные приборы, инструмент и паяльно-ремонтное оборудование по специальным ценам.
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Ср окт 23, 2013 23:50:37 
Мудрый кот
Аватар пользователя

Карма: 11
Рейтинг сообщений: 21
Зарегистрирован: Чт авг 21, 2008 23:03:30
Сообщений: 1733
Откуда: Одесса(Украина)
Рейтинг сообщения: 0
Pawel91 писал(а):
Я вот как раз и делал моделирование

А какой период у источника тактового сигнала? Может, ваша задержка кратна этому периоду?

_________________
(*tmp) &= ~( ( (param1 & (1<<PARAM1_BIT6)) || ((param2==PARAM2_TRUE)&&(--param3)) ) ? (param1 & (~param2)) : (Func1() | FUNC1_FLAGS) );
Люблю Си...


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Чт окт 24, 2013 07:02:40 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Период разный делал и 200 и 500 нс. Задержка одна и таже


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт окт 25, 2013 09:31:33 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 398
Рейтинг сообщения: 0
Здравствуйте! Помогите разобраться в конечных автоматах на верилоге для альтеры.

Что можно почитать? С чего начать?


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт окт 25, 2013 23:05:29 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Поддерживаю вопрос порекомендуйте пожалуйста русскоязычную литературу, раскрывающую синтаксис и семантику языка Verilog HDL, а то до сих пор не могу разобраться с функциями следующих команд :( :
cmos
deassign
pmos
pull0
pull1
pullup
pulldown
rcmos
release
rnmos
rpmos
rtran
rtranif0
rtranif1
specparam
strength
strong
notif0
notif1
strong1
tran
tranif0
tranif1
small
medium
large
force


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 15:20:30 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 398
Рейтинг сообщения: 0
Помогите с мелочью.

пишу строчку :

assign CLK1=CLK2;

у меня CLK1 бежит как надо, а CLK2 просто включается в единицу и все, как правильно будет написать?


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 15:22:19 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Попробуйте
wire CLK1 = CLK2


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 15:53:13 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 398
Рейтинг сообщения: 0
так не работает,мне надо вход с выходом напрямую связать(


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 15:55:32 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Т.е создать обратную связь?


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:12:42 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 398
Рейтинг сообщения: 0
Сделать перенаправление) Т.е есть альтерка, на одну ногу приходит одно, с другой ноги выходит тоже самое, в данном случае клок.


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:20:51 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
попробуйте
assign CLK2=CLK1 :)


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:28:31 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 398
Рейтинг сообщения: 0
так тоже не прокатывает,делал уже)


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:37:03 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
А какая частота ?


Вернуться наверх
 
Показать сообщения за:  Сортировать по:  Вернуться наверх
Начать новую тему Ответить на тему  [ Сообщений: 68 ]    , , 3,  

Часовой пояс: UTC + 3 часа [ Летнее время ]


Кто сейчас на форуме

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 1


Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Найти:
Перейти:  


Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
Русская поддержка phpBB
Extended by Karma MOD © 2007—2012 m157y
Extended by Topic Tags MOD © 2012 m157y