------------------------------------------------------------------------------------
блок делителей частоты
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity delitel is    
 Port ( Generator : in  STD_LOGIC;                --описываем входы и выходы блока
             clk : out  STD_LOGIC);
end delitel;

architecture Behavioral of delitel is  
 signal count: integer range 0 to 100000000;      --описываем сигнал счета
begin
 
process(Generator)  begin 
-------------------------------------------------
     if (Generator'event and Generator='1') then  --счетчик от нуля до 100000000	               count<=count+1;    
     end if; 
------------------------------------------------
     if (count>50000000) then                     --формируем выходной сигнал нужной длительности	         clk<='0';     
      else	    
         clk<='1';
     end if; 
-------------------------------------------------	
     if (count>100000000) then                     --обнуляем счетчик
	 count<=0;	 
     end if;
-------------------------------------------------
end process;
end Behavioral;