Я помню, когда 12-разрядный АЦП имел 12 линий данных LVCMOS и тактовый вывод. О простоте тех дней… но я отвлекся. В конце концов, прогресс заключается в том, чтобы уменьшить цифровой шум (скремблер) и упростить топологию. По мере того как продолжали улучшать характеристики ADC, боролись с объемом данных, которые эти устройства производят как при передаче так и при потреблении.
JESD204B предусматривает скремблирование данных АЦП, поэтому от приемника требуется дескремблер.

Насколько скремблирование улучшает S/N соотношение выясняется, как я понял, опытным путем, но встроенная в протокол синхронизация уменьшает к-во дифпар в разводке ПП.

Основываясь на документах от Ксайлинк я понял, что готовые IP блоки доступны только для самых свежих архитектур Ксайлинк и, мне пока непонятно, почему никто не сделал дешевле?

Добавлено after 7 hours 36 minutes 9 seconds:
Узнав сколько стоит ads42jb46 я был несколько смущен, что стоимость FPGA для связи ads42jb46 с DDR2 много дороже самой АЦП. Из-за внедрение в FPGA ASIC поддержки JESD204B Standard. Поэтому искал специализированную микросхему конвертер ADC JESD204B Standard to DDR2, подробности не расскажу во избежании. Вот есть дешевая SATA to IDE. Но это массовый рынок. Хотя, может имеет смысл сделать все-же. А то АЦП есть а конструкций на ее основе для рынка любителей нет. Все 8-разрядные. Даже SDR и те дороги когда там JESD204B Standard применяется. Ну и, конечно, только для богатых.