Например TDA7294

 Форум РадиоКот • Просмотр темы - вопросы по Verilog
Форум РадиоКот
Здесь можно немножко помяукать :)



Текущее время: Чт окт 18, 2018 01:17:05



Часовой пояс: UTC + 3 часа [ Летнее время ]


ПРЯМО СЕЙЧАС:



Начать новую тему Ответить на тему  [ Сообщений: 68 ]  На страницу Пред.  1, 2, 3, 4
Автор Сообщение
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:40:29 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 372
Рейтинг сообщения: 0
1MHZ


Вернуться наверх
 Профиль  
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:47:40 
Родился

Зарегистрирован: Вт окт 22, 2013 19:20:52
Сообщений: 10
Рейтинг сообщения: 0
Может дело в конкретной ПЛИС, моя программа
module q1 (clk2, clk1);
input clk1;
output clk2;
assign clk2 = clk1;
endmodule

При моделировании в Quartus работает, задержка между сигналами 4.032 ns
Вы какую среду используете?


Вернуться наверх
 Профиль  
 
JLCPCB, 10 прототипов ПП всего за $2 и 2 дня доставка!

Крупнейший производитель печатных плат в Китае, 300,000+ заказчиков, 10,000+ он-лайн заказов в день.

Рассчитайте цену онлайн:https://jlcpcb.com/quote

Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пт ноя 01, 2013 16:55:24 
Потрогал лапой паяльник

Зарегистрирован: Чт авг 09, 2012 09:57:20
Сообщений: 372
Рейтинг сообщения: 0
я делаю конечный автомат в Active-hdl щас. И вот,что выдает


Вложения:
клок.png [38.27 KiB]
Скачиваний: 285
Вернуться наверх
 Профиль  
 
PCBWay - всего $5 за 10 печатных плат, первый заказ для новых клиентов БЕСПЛАТЕН

Сборка печатных плат от $88 + БЕСПЛАТНАЯ доставка по всему миру + трафарет

Второй конкурс по дизайну печатных плат от PCBWay!
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Пн окт 13, 2014 01:25:38 
Опытный кот
Аватар пользователя

Карма: 8
Зарегистрирован: Вт июн 17, 2014 01:34:26
Сообщений: 725
Рейтинг сообщения: 0
Добрый день, подскажите пожалуйста почему не компилится программа

module first_project(
input [1:0] data,
input clk,
output [1:0] out
);

reg [1:0] count;
always
case (clk)

1'b0:
begin
count[0] <= data[0];
assign out[0] = count[0];
end

1'b1:
begin
count[1] <= data[1];
assign out[1] = count[1];
end

endcase
endmodule

Error (10137): Verilog HDL Procedural Assignment error at habr.v(14): object "out" on left-hand side of assignment must have a variable data type
Error (10137): Verilog HDL Procedural Assignment error at habr.v(20): object "out" on left-hand side of assignment must have a variable data type


Вернуться наверх
 Профиль  
 
Более 10 000 000 оригинальных новых компонентов

Поставка электронных компонентов под ваш проект

Комплексные решения поставки электронных компонентов

Сэкономьте $30 при первом заказе на сумму боле $200 (только для посетителей нашего форума)
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Вт янв 06, 2015 15:03:30 
Встал на лапы

Зарегистрирован: Пт окт 08, 2010 16:43:55
Сообщений: 108
Рейтинг сообщения: 0
Кто правильно истолкует логику работы и отличие строчек:

assign led = (count > A-1) && (count < A+B-1)

assign led = (count >= A-1) && (count <= A+B-1)


Вернуться наверх
 Профиль  
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Вт янв 06, 2015 15:42:02 
Друг Кота
Аватар пользователя

Карма: 8
Зарегистрирован: Пн июл 13, 2009 15:37:39
Сообщений: 3931
Откуда: Московская область, наукоград.....
Рейтинг сообщения: 0
Насколько понимаю:
Tom91 писал(а):
assign led = (count > A-1) && (count < A+B-1)

Если значение счетчика count больше чем А-1 и при этом мешьше чем А+В-1, то led=1. Иначе led=0
Tom91 писал(а):
assign led = (count >= A-1) && (count <= A+B-1)

Аналогично, но если счетчик больше или равен A-1 и меньше или равен А+В-1, то тоже 1, иначе 0.
Отличия выделил жирным шрифтом

_________________
Загружая на вход компьютера "мусор", на выходе получим "мусор^32".
PS. Не работаю с: Proteus, Multisim, EWB, Micro-Cap... не спрашивайте даже


Вернуться наверх
 Профиль  
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Вт янв 06, 2015 16:14:31 
Встал на лапы

Зарегистрирован: Пт окт 08, 2010 16:43:55
Сообщений: 108
Рейтинг сообщения: 0
Тогда почему count <= count + 1 - работает на увеличение счётчика... И вообще если читать теорию то "<=" является неблокирующим присвоением, исходя из этого нижняя строчка вообще не должна давать горение светодиода.

Не особо понятно как применять "=" , "<=" , "<", ">", ">=" .


Вернуться наверх
 Профиль  
 
Не в сети
 Заголовок сообщения: Re: вопросы по Verilog
СообщениеДобавлено: Ср ноя 01, 2017 14:03:41 
Вымогатель припоя
Аватар пользователя

Карма: 4
Зарегистрирован: Ср июн 08, 2011 16:37:56
Сообщений: 615
Откуда: ДВ
Рейтинг сообщения: 0
Добрый день, подскажите пожалуйста как можно использовать $fopen() в Quartus ?
Error (10174): Verilog HDL Unsupported Feature error at ... system function "$fopen" is not supported for synthesis

Самое интересно, на функцию $fdisplay() не ругается.

_________________
"Ленивый человек в бесчестном покое сходен с неподвижною болотною водою, которая, кроме смраду и презренных гадин, ничего не производит". М.В. Ломоносов


Вернуться наверх
 Профиль  
 
Показать сообщения за:  Сортировать по:  Вернуться наверх
Начать новую тему Ответить на тему  [ Сообщений: 68 ]  На страницу Пред.  1, 2, 3, 4



Часовой пояс: UTC + 3 часа [ Летнее время ]


Кто сейчас на форуме

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 1


Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Найти:
Перейти:  


Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
Русская поддержка phpBB
Extended by Karma MOD © 2007—2012 m157y
Extended by Topic Tags MOD © 2012 m157y