Форум РадиоКот https://radiokot.ru/forum/ |
|
вопросы по Verilog https://radiokot.ru/forum/viewtopic.php?f=60&t=78627 |
Страница 4 из 4 |
Автор: | Nevox [ Пт ноя 01, 2013 15:40:29 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
1MHZ |
Автор: | Pawel91 [ Пт ноя 01, 2013 15:47:40 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
Может дело в конкретной ПЛИС, моя программа module q1 (clk2, clk1); input clk1; output clk2; assign clk2 = clk1; endmodule При моделировании в Quartus работает, задержка между сигналами 4.032 ns Вы какую среду используете? |
Автор: | Nevox [ Пт ноя 01, 2013 15:55:24 ] | ||
Заголовок сообщения: | Re: вопросы по Verilog | ||
я делаю конечный автомат в Active-hdl щас. И вот,что выдает
|
Автор: | baghear [ Пн окт 13, 2014 00:25:38 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
Добрый день, подскажите пожалуйста почему не компилится программа module first_project( input [1:0] data, input clk, output [1:0] out ); reg [1:0] count; always case (clk) 1'b0: begin count[0] <= data[0]; assign out[0] = count[0]; end 1'b1: begin count[1] <= data[1]; assign out[1] = count[1]; end endcase endmodule Error (10137): Verilog HDL Procedural Assignment error at habr.v(14): object "out" on left-hand side of assignment must have a variable data type Error (10137): Verilog HDL Procedural Assignment error at habr.v(20): object "out" on left-hand side of assignment must have a variable data type |
Автор: | Tom91 [ Вт янв 06, 2015 14:03:30 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
Кто правильно истолкует логику работы и отличие строчек: assign led = (count > A-1) && (count < A+B-1) assign led = (count >= A-1) && (count <= A+B-1) |
Автор: | Meteor [ Вт янв 06, 2015 14:42:02 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
Насколько понимаю: Tom91 писал(а): assign led = (count > A-1) && (count < A+B-1) Если значение счетчика count больше чем А-1 и при этом мешьше чем А+В-1, то led=1. Иначе led=0 Tom91 писал(а): assign led = (count >= A-1) && (count <= A+B-1) Аналогично, но если счетчик больше или равен A-1 и меньше или равен А+В-1, то тоже 1, иначе 0. Отличия выделил жирным шрифтом |
Автор: | Tom91 [ Вт янв 06, 2015 15:14:31 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
Тогда почему count <= count + 1 - работает на увеличение счётчика... И вообще если читать теорию то "<=" является неблокирующим присвоением, исходя из этого нижняя строчка вообще не должна давать горение светодиода. Не особо понятно как применять "=" , "<=" , "<", ">", ">=" . |
Автор: | dimitriy91 [ Ср ноя 01, 2017 13:03:41 ] |
Заголовок сообщения: | Re: вопросы по Verilog |
Добрый день, подскажите пожалуйста как можно использовать $fopen() в Quartus ? Error (10174): Verilog HDL Unsupported Feature error at ... system function "$fopen" is not supported for synthesis Самое интересно, на функцию $fdisplay() не ругается. |
Страница 4 из 4 | Часовой пояс: UTC + 3 часа |
Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group http://www.phpbb.com/ |