Работа с CLK в Altera FPGA, объясните

[player259]

Разбираюсь с входами в циклоне3, такой вопрос: куда следует заводить тактовые сигналы с внешних устройств?
Есть обычные general I/O pins, и PLL input/output. PLL мне в принципе не нужен (насколько смог разобраться это для подстройкки фазы), просто обработать входные данные по тактам. Короче чтобы потом можно было реализовать интерфейс

[coredumped]

Разбираюсь с входами в циклоне3, такой вопрос: куда следует заводить тактовые сигналы с внешних устройств?

На любой I/O

[player259]

Благодарю. А если требуется выдавать тактовые импульсы, то тоже с I/O?
Есть стенд DE0 c 2-мя 40-контактными разъемами на нем 32 обычных I/O pins и 4 PLL I/O.

[Meteor]

Благодарю. А если требуется выдавать тактовые импульсы, то тоже с I/O?

Вентильные матрицы (FPGA) подразумевают подачу тактирующих импульсов. Линии глобального тактирования обеспечивают лучшие показатели латентности (задержек распространения) нежели обычные линии ввода-вывода.

[coredumped]

Линии глобального тактирования обеспечивают лучшие показатели латентности (задержек распространения) нежели обычные линии ввода-вывода.

Это только для глобального клока, когда все регистры работают от одного тактового сигнала, что бывает далеко не всегда. В случае внешних портов ввода, со своим клоком - это необязательно, тк как правило этот клок идет на запись в FIFO. Часто бывает так, что глобального клока просто нет - все работает асинхронно. Использование глобальных клоков желательно, но это не является правилом, все от конкретной задачи зависит.

А если требуется выдавать тактовые импульсы, то тоже с I/O?

Выдавать клоки тоже в IO