Форум РадиоКот

Ruslan-maniak писал(а):Последовательный код ... взял его таким: линия данных, линия клок, и линия с сигналом который принимает значение 1 при отправке первого бита и становится равным нулю при отправке последнего бита 4-байтового пакета.

Ruslan-maniak писал(а): Если честно, я не очень понял что вы мне посоветовали? Под сигналом записи фифо вы подразумеваете сигнал на разрешение записи, или клок для фифо? И как это ставить автомат в режим ожидания?

ximik писал(а):может дело в разводке переходника? проверьте пожалуйста, хотя делал все согласно даташиту) дорожки между собой не коротят..

Ruslan-maniak писал(а):Значит основная идея - это в сдвиговый регистр вместе с тактовой частотой протокола ввода данных, также ввести частоту которой тактируется FIFO. И уже от неё плясать(по времени) при выдачи сигнала разрешения записи. Так?

Ruslan-maniak писал(а): С МК как-то проблематично перейти на плисы для меня.

ibiza11 писал(а):

Engineer_Keen писал(а):GND действительно должны коротить, но все равно неплохо бы соединить их внешней разводкой

ximik писал(а):соединил все VCC и GND проводком припаянном к мк

ximik писал(а):между VCC и AVCC есть некое большое сопротивление их не коротил)

Engineer_Keen писал(а):

ximik писал(а):соединил все VCC и GND проводком припаянном к мк

Надеюсь это следует читать как все VCC и все GND, а не все VCC с GND одним проводком

ximik писал(а):между VCC и AVCC есть некое большое сопротивление их не коротил)

Так их соединили вместе или нет?

Engineer_Keen писал(а):
Так о чем речь шла уже несколько постов. VCC и AVCC нужно соединить.

Ruslan-maniak писал(а):Значит основная идея - это в сдвиговый регистр вместе с тактовой частотой протокола ввода данных, также ввести частоту которой тактируется FIFO. И уже от неё плясать(по времени) при выдачи сигнала разрешения записи. Так? Чёт туплю я. С МК как-то проблематично перейти на плисы для меня.

	SPICnt[].(clk, clrn) = (GSPICLK, !nSPIFS & nGCLR);
	SPICnt[] = SPICnt[] + 1;
	
	SPIDinReg[].(clk, ena, clrn) = (GSPICLK, !nSPIFS, nGCLR);
	SPIDinReg[30..0] = SPIDinReg[31..1]; -- SPI data in shift register
	SPIDinReg[31] = SPIDATAIN; -- input data
	
	SPIAddrReg[].(clk, ena, clrn) = (!GSPICLK, SPICnt[] == 8, nGCLR); 
	SPIAddrReg[] = SPIDinReg[31..24]; -- address
		
	SPIBuffReg[].(clk, ena, clrn) = (GCLK, SPIRd, nGCLR); -- SPI buffer register
	SPIDoutReg[].(clk, ena, clrn) = (!GSPICLK, !nSPIFS, nGCLR);
	IF SPICnt[] == 8
		THEN SPIDoutReg[] = SPIBuffReg[]; -- load data
		ELSE SPIDoutReg[30..0] = SPIDoutReg[31..1]; -- shift data
	END IF;
	DOUTTri.(in, oe) = (SPIDoutReg[0], !nSPIFS & SPIAddrReg[7]); -- output data   
	SPIDATAOUT = DOUTTri;
	
	SPIWs = DFF(DFF(SPICnt[] == 40, !GSPICLK, nGCLR, ), GCLK, nGCLR, );
	SPIWe = DFF(SPIWs, GCLK, , nGCLR);
	SPIWr = DFF(SPIWs & !SPIWe, GCLK, nGCLR, );
	
	SPIRs = DFF(DFF(SPICnt[] == 7, GSPICLK, nGCLR, ), GCLK, nGCLR, );
	SPIRe = DFF(SPIRs, GCLK, , nGCLR);
	SPIRd = DFF(SPIRs & !SPIRe, GCLK, nGCLR, );

	FOR i IN 0 TO 19
		GENERATE
			Wr[i] = !SPIAddrReg[7] & SPIWr & SPIAddrReg[4..0] == i;
			Rd[i] = SPIDinReg[31] & SPIRd & SPIDinReg[28..24] == i;
		END GENERATE;

между VCC и AVCC есть некое большое сопротивление их не коротил)

КРАМ писал(а):Странное желание начать с профессионального инструмента.