Форум РадиоКот

1MHZ

Может дело в конкретной ПЛИС, моя программа
module q1 (clk2, clk1);
input clk1;
output clk2;
assign clk2 = clk1;
endmodule

При моделировании в Quartus работает, задержка между сигналами 4.032 ns
Вы какую среду используете?

я делаю конечный автомат в Active-hdl щас. И вот,что выдает

Добрый день, подскажите пожалуйста почему не компилится программа

module first_project(
input [1:0] data,
input clk,
output [1:0] out
);

reg [1:0] count;
always
case (clk)

1'b0:
begin
count[0] <= data[0];
assign out[0] = count[0];
end

1'b1:
begin
count[1] <= data[1];
assign out[1] = count[1];
end

endcase
endmodule

Error (10137): Verilog HDL Procedural Assignment error at habr.v(14): object "out" on left-hand side of assignment must have a variable data type
Error (10137): Verilog HDL Procedural Assignment error at habr.v(20): object "out" on left-hand side of assignment must have a variable data type

Кто правильно истолкует логику работы и отличие строчек:

assign led = (count > A-1) && (count < A+B-1)

assign led = (count >= A-1) && (count <= A+B-1)

Насколько понимаю:

Tom91 писал(а):assign led = (count > A-1) && (count < A+B-1)

Если значение счетчика count больше чем А-1 и при этом мешьше чем А+В-1, то led=1. Иначе led=0

Tom91 писал(а):assign led = (count >= A-1) && (count <= A+B-1)

Аналогично, но если счетчик больше или равен A-1 и меньше или равен А+В-1, то тоже 1, иначе 0.
Отличия выделил жирным шрифтом

Тогда почему count <= count + 1 - работает на увеличение счётчика... И вообще если читать теорию то "<=" является неблокирующим присвоением, исходя из этого нижняя строчка вообще не должна давать горение светодиода.

Не особо понятно как применять "=" , "<=" , "<", ">", ">=" .

Добрый день, подскажите пожалуйста как можно использовать $fopen() в Quartus ?
Error (10174): Verilog HDL Unsupported Feature error at ... system function "$fopen" is not supported for synthesis

Самое интересно, на функцию $fdisplay() не ругается.