Форум РадиоКот

Код: Выделить всё

module SN_DVV_14_220V (IN,INT,WR,RD,CS,RESET,DAT,A);
	input wire [3:0] A;
	input wire [13:0]IN;
	input wire WR, RD, CS, RESET,INT;
	inout [7:0] DAT;
	  
	reg [7:0] D;
		

  assign DAT[7:0]=(!CS&!RD)?D[7:0]:8'bz;
  
 always @(negedge RD)
	  
	case (A)
       4'b0000:    D = 8'b00010000;
       4'b0001:    D = 8'b00100011;		  
       4'b0010:    D = 8'b00001110;	  
       4'b0011:    D = 8'b00001000;
       4'b1000:    D = IN[7:0];
       4'b1001:    D <= {2'b0, IN[13:8]};
       default:    D = 8'b00000000;
	endcase 
  endmodule

Код: Выделить всё

4'b1001:    D <= {2'b0, IN[13:8]};

Код: Выделить всё

SUBDESIGN SN_DVV_14_220V
(
   RES, INT : INPUT;
   WR       : INPUT;
   RD       : INPUT;
   CS       : INPUT;
   DAT[7..0]: BIDIR;
   A[3..0]    : INPUT;
   IN[13..0]: INPUT;
)
VARIABLE

 D[7..0]     : NODE;
BEGIN
  D[7..0] = (16&(A[3..0]==0))#
          (35&(A[3..0]==1))#
          (14&(A[3..0]==2))#
          (8&(A[3..0]==3))#
          (0&(A[3..0]==4))#
          (0&(A[3..0]==5))#
          (0&(A[3..0]==6))#
          (0&(A[3..0]==7))#
          (IN[7..0]&(A[3..0]==8));
 D[5..0] =    (IN[13..8]&(A[3..0]==9));
  
   DAT0 = TRI(D0,!CS&!RD);
   DAT1 = TRI(D1,!CS&!RD);
   DAT2 = TRI(D2,!CS&!RD);
   DAT3 = TRI(D3,!CS&!RD);
   DAT4 = TRI(D4,!CS&!RD);
   DAT5 = TRI(D5,!CS&!RD);
   DAT6 = TRI(D6,!CS&!RD);
   DAT7 = TRI(D7,!CS&!RD);
   
END;