Форум РадиоКот

ktb писал(а): То есть сам тестбенч на VHDL будет достаточно коротким и будет считывать в цикле инфу из текстового файла с нужной последовательностью?

В общем да. Только я как то смотрел тестбенч одного профи. Там шла отладка шины PCI в режиме "мастер". Так коротким он не был

Главное, в самом тестбенче ошибок не насажать при таких объемах.

Spartan3E писал(а):

ktb писал(а): То есть сам тестбенч на VHDL будет достаточно коротким и будет считывать в цикле инфу из текстового файла с нужной последовательностью?

В общем да. Только я как то смотрел тестбенч одного профи. Там шла отладка шины PCI в режиме "мастер". Так коротким он не был

Ну дык... Вы читали спецификацию PCI? Весьма объёмный талмуд. Так что и полноценный тест тоже объёмным будет, хочется этого или нет...

Установил версию 11.1 пытаюсь разобраться потихоньку...
Пока с трудом продвигается.
Вопрос к знающим: почему программа PACE может сильно тормозить?
Настолько сильно, что пользоваться невозможно. Тормозит в ней все, меню, диалоги, все, что есть.

У меня Linux Debian, если что.

uldemir писал(а):

Сам выучился вручную тестбенчи делать?

там делать нечего clk <='1'; wait 100 ns; clk <= '0'; wait 100 ns; data <= '1'; clk <='1'; wait 100 ns; . Можно циклами оформить. я поначалу не заметил, что есть графическая приблуда...

Так писать запаришься

И у тебя в реальном устройстве клоки тоже будут ждать пока данные придут?

Пишется в одну строчку, например:
clk <= NOT clk AFTER 1 uS;
Они сами тикают.

Только перед этим надо инициализировать clk 0 или 1

SIGNAL clk: STD_LOGIC:='1';

Хотя хз что ты там пишешь )

Телерадиокошак писал(а):Установил версию 11.1 пытаюсь разобраться потихоньку...

Не знаю, как для Линуха, а для Винды последняя 11.3 (если очередная ещё не вышла -- последний раз обновление смотрел с месяц назад, наверное). Возможно, есть смысл скачать обновления -- я не помню, были ли там какие-то правки, или же просто добавили Спартан-6 и Виртех-6.

11.4 сейчас актуально. Попробую обновиться. Немного порыскав в интернете пришел к выводу, что подобные глюки у Xilinx не редкость, вообще софт не очень стабильный, в разных версиях разные глюки наблюдаются. Особенно Webpack. У меня, например, и при установке и при апдейте ругается на недостаток свободного места на том диске, куда устанавливается софт. А на самом деле там более 200 Гб свободно. Мелочь, конечно, но непонятно, откуда ноги растут у подобных, вроде бы элементарных, ошибок. Казалось бы, достаточно серьезный програмный пакет.
Ну да ладно, прорвемся. В крайнем случае буду старую версию PACE использовать.

У меня невозможно обновиться на автомате, например (возможно. из-за 64-разр оси). Так что глюков действительно хватает, хотя основную свою функцию (трансляцию и сборку проектов) всё же выполняет корректно.

Пишется в одну строчку, например:
clk <= NOT clk AFTER 1 uS;
Они сами тикают.

Wow. так даже круче отлаживаться...

Андрюшка писал(а):

uldemir писал(а):там делать нечего clk <='1'; wait 100 ns; clk <= '0'; wait 100 ns; data <= '1'; clk <='1'; wait 100 ns; . Можно циклами оформить. я поначалу не заметил, что есть графическая приблуда...

Так писать запаришься

И у тебя в реальном устройстве клоки тоже будут ждать пока данные придут?

Пишется в одну строчку, например:
clk <= NOT clk AFTER 1 uS;
Они сами тикают.

Только перед этим надо инициализировать clk 0 или 1

SIGNAL clk: STD_LOGIC:='1';

Хотя хз что ты там пишешь )

Все верно, но когда нужна сважиность не 50%,
то нужен именно его вариант.

По этому я и написал: "Хотя хз что ты там пишешь )".

Его вариант не очень правильный и он сам заметил, что реализовать циклом намного удобнее.

На самом деле в Ксилинксе куча способов организации тактовых сигналов, в том числе и с учетом будущей реализации в железе. Я написал самый простой, не думаю что он там отлаживает PCI-E устройство.

Расслабтесь, я больше не делаю (и не пытаюсь) делать периферию для ПК. А опыт знающих людей пригодился бы. Не все и не всегда удается почерпнуть из книжек. Например, как лучше: писать всё устройство одним модулем, или несколькими маленькими? Сейчас я пишу маленькими. Немного используя идеалогию FORTH - слово должно быть лаконичным (для тех кто незнаком с фортом: слово - это эквивалент модуля). С другой стороны потом соединять эти модули операторами/директивами PORT уж очень тоскливо. Хотя, дествительно хочется вникнуть в язык, так чтобы можно было бы выразить любую конструкцию которая взбредет в голову. Так что приветствуются примеры, как народ пишет.

Надо писать _функционально законченными_ модулями. Например, если создаёшь свой процессор, то его разбиваешь на несколько модулей -- АЛУ, блок доступа к шине, устройство управления памятью и т.д., и каждый такой функциональный модуль реализуешь в одном файле на Верилоге или ВХДЛ. Конечно, если функциональный модуль очень сложный, его следует разбить на подмодули -- но опять-таки по функциональному признаку (например, если АЛУ обеспечивает аппаратное деление, то есть смысл вынести делитель в отдельный модуль). В общем, как обычно: не валить всё в одну кучу, но и не доводить модульность до фанатизма.

Я выучил новую команду assert. Ну хорошо, есть там разные severity. А вот как их можно пользовать? Т.е. можно ли перезапустить симуляцию если наступил failure, изменив, скажем параметр generic-объекта?

Очередная попытка обновления, не знаю, какая по счету, удалась, к моему великому удивлению.
После удаления кеша. Теперь у меня версия 11.4
Не особо помогло, PACE все равно тормозит. Хотя вроде бы чуть поменьше, если иметь ОЧЕНЬ много терпения, то использовать можно.
Ладно, попробую проектик какой нибудь сварганить, а там видно будет, если решу CPLD использовать, то попробую либо PACE из старой версии использовать, либо вручну редактировать распиновку. А если FPGA, так и проблемы нету, PlanAhead не тормозит.
Пока еще ничего для ПЛИС не написал, но впечатление уже сложилось: глюкодром редкостный. Или это только под Линуксом? Или только WebPack? Впрочем, это не важно. Использовать вроде бы можно.

Под виндой все работает нормально. У меня даже специально комп с виндой стоит для ISE. Под freebsd пингвинячью версию не смог поставить, как и новые eagle. Вот и приходится с двумя компами работать. Подключаюсь к виндовскому через Remote Desktop и пользую. насчет PACE я бы не переживал. Первому проекту я так вообще ручками ucf файл рисовал.

Да я и не переживаю особо. Где наша не пропадала.... Просто удивляет поведение вроде бы серьезного софта от серьезной конторы. Еще и не использовал толком, а уже столько глюков видел.
Посмотрим, как дальше пойдет. Пока основы VHDL изучаю.

Телерадиокошак писал(а):Да я и не переживаю особо. Где наша не пропадала.... Просто удивляет поведение вроде бы серьезного софта от серьезной конторы. Еще и не использовал толком, а уже столько глюков видел.
Посмотрим, как дальше пойдет. Пока основы VHDL изучаю.

Займитесь схематиком - там вообще мраки. Постоянные сообщения, что схема recovered after crash - норма. А уж если подвигать компонент, и незаметить, что некоторые цепи взяли и соединились вместе...
Кстати, на каком линуксе у Вас все работает? Может мне пора изменить freebsd и перейти на linux?

Тема почищена. Не отвлекайтесь от начальной темы. Холиварствовать "винда против Никсов" надо в другой теме (сами найдёте в суперМЯУ!)

11.4 сейчас актуально. Попробую обновиться.

Телерадиокошак, речь идет о ISE WebPack или о ISE Design Suite? 11.4 я только для Design Suite на сайте видел, а для WebPack до сих пор только 11.1 для скачивания доступна. Хотя, может я плохо искал.