Форум РадиоКот

Ребят, подскажите как на языке vhdl описать генератор. Есть входной сигнал CLK ПЕРИОД 50НС, НУЖНО ПОЛУЧИТЬ ВЫХОДНОЙ СИГНАЛ CLK1 ПЕРИОД 1МС.

ДЕЛАЮ ТАКУЮ ШТУКУ:

PROCESS -- clock process for clk_in
BEGIN
CLOCK_LOOP : LOOP

CLK1 <= '0';
WAIT FOR 0.5 ms;
CLK1 <= '1';
WAIT FOR 0.5 ms;
END LOOP CLOCK_LOOP;
END PROCESS;

ISIM РИСУЕТ ТРЕТЬЕ СОСТОЯНИЕ. ЧТО ДЕЛАТЬ НЕ ЗНАЮ(( . МОЖЕТ НУЖНА ЗАВИСИМОСТЬ ОТ CLK???

По моему - правильнее всего описать счетчик и вырабатывать выходной сигнал им. Тактовая 20 МГц, значит для получения периода 1 мс потребуется считать до 20000 (16-разрядный счетчик)

может вам надо просто делитель сделать? О, опередили...

Uklunok писал(а):Ребят, подскажите как на языке vhdl описать генератор. Есть входной сигнал CLK ПЕРИОД 50НС, НУЖНО ПОЛУЧИТЬ ВЫХОДНОЙ СИГНАЛ CLK1 ПЕРИОД 1МС.

ДЕЛАЮ ТАКУЮ ШТУКУ:

[skip]

ISIM РИСУЕТ ТРЕТЬЕ СОСТОЯНИЕ. ЧТО ДЕЛАТЬ НЕ ЗНАЮ(( . МОЖЕТ НУЖНА ЗАВИСИМОСТЬ ОТ CLK???

Правильно рисует, потому что конструкции типа "WAIT FOR 0.5 ms;" не относятся к синтезируемому подмножеству языка. Это означает, что такие конструкции не могут быть использованы для описания функций аппаратной части. Их можно использовать для написание "тестера", т.е. для проверки чего либо в симуляторе.

По моему автор не понимает принципа языка описания работы аппаратуры, в конкретном случае VHDL...

Ищите ответы тут - http://www.fpga4fun.com/
Отличный ресурс для начинающиx ПЛИСоводов.

На русском языке лучший по моему мнению ресурс - http://marsohod.org/
Тут ребята в EPM240T100 - ценой 100 деревянных умудрились запихнуть ядро AVR даже..))

BTW - предпочитаю Verilog весьма схож синтаксисом с С и проще в освоении.