Я скопилировал проект. смотрю отчет и во вкладке timing analyzer подсвечивается красным:
Clock Hold: 'CLK100' Not operational: Clock Skew > Data Delay.
Я захожу в RTL viewer и там вижу как два блока на VHDL что должны быть рядом разнесены на разные концы схемы. причем блок который задает сигналы другому находится позднее чем блок который принимает эти сигналы.
как это исправить? можно ли указать что эти блоки должны быть рядом?
quartus II. Not operational: Clock Skew > Data Delay
- Реклама