Форум РадиоКот

Есть плата с несколькими FPGA и CPLD Xilinx. Поставлена задача - сделать такие прошивки для всех чипов, чтобы плату можно было "прозвонить" на наличие всех связей и отсутствие замыканий. Задача по большей части уже выполнена, остались "непрозвоненными" только глобалы - клоки, ресеты и пр. на FPGA. Пишу на VHDL (знаком с ним, к сожалению, очень поверхностно). Xilinx ISE позволяет назначать ноги GCK# только на клочья триггеров. Можно, конечно, и так вывернуться, но было бы гораздо удобнее при "прозвонке" наблюдать прохождение сигналов, так сказать, "в реальном времени", без привязки к клочьям - подал на вход, тут же увидел на выходе. Дополнительный генератор клочьев для "прозвонки" городить не кошерно. Подскажите, как выкрутиться из ситуации. Может быть, есть внутри вёртексов некие специальные буфера, на которые можно подключать глобальные пины, чтобы потом вывести транзитом на простые IO-пины? Как до них докопаться, и как они описываются в VHDL?

Я с Xilinx ISE не работал, но странно это.
А что, тактовый нельзя подать на вход элемента "ИЛИ" (или "И")?

Сконфигурируйте кристалл гарантированно рабочим описанием, клоки и ресеты просмотрите чипскопом.