Не получается промоделировать в Ise Xilinx
Добавлено: Пт авг 02, 2013 14:40:08
Здравствуйте, пожалуйста помогите разобраться.
Взял готовый код pwm на verigol вот здесь:
http://we.easyelectronics.ru/plis/pwm-na-verilog-v-tri-stroki.html
Создал verilog модуль, но при моделировании нечего путного не получилось (
Взял готовый код pwm на verigol вот здесь:
http://we.easyelectronics.ru/plis/pwm-na-verilog-v-tri-stroki.html
Код: Выделить всё
module pwm(in,clk,out);
input[7:0] in;
input clk;
output out;
reg[7:0] counter;
reg out;
always@(posedge clk)
begin
if(counter<=in)
out <=1'b1;
else
out <=1'b0;
counter<=counter+8'b1;
end
endmodule
Создал verilog модуль, но при моделировании нечего путного не получилось (
