Quartus, MAX+Plus, AHDL, VHDL,Verilog и прочий софт под ПЛИС

Chettuser

Event писал(а):

По плисам я новичок из новичков...

Нууу.. батенька! Эк Вы загнули! :)))

А про меня позабыли - я даже в Verilog'ом толком пользоваться не умею...

Реклама

РадиоЛоматель

Chettuser писал(а):

я даже в Verilog'ом толком пользоваться не умею...

Я в принципе тоже

Но он чем то похож на Си. Мне проще, наверное, его изучать.

Реклама

Chettuser

Кто подскажет? Нужно реализовать на Verilog T-триггер. Отправлять в гугл не нужно - я там был - ничего не нашёл. Примитив использовать не хочу (мне нужно код Т-триггера вставить в основную программу).

Kavka

Chettuser писал(а):

Асинхронные. По событию от внешних датчиков (аналоговых компараторов).
ЗЫ: Вы что! Я еще не дошёл до того уровня чтобы проектировать с UFM. Я всего второй день пытаюсь изучить Verilog. Пытался создать в виде схемы - итог был печальным - реверс работал некорректно.

На мегафункции не смотрели когда в виде схемы рисовали.
Счётчик прямой/обратный с конфигурируемым на момент создания модулем - lpm_counter. Всё настраивается красиво через MegaWizard.

Реклама

Эиком - электронные компоненты и радиодетали

Chettuser

Ну откуда мне знать такие тонкости? :)))

Это уже неактуально стало.

Как описать на Verilog'е T-триггер?
У всех временами вылетает Quartus с ошибкой? Или я такой особенный? :)))

Реклама

РадиоЛоматель

Я так делаю:

Код:

 reg data;
 @always(posedge clk) /Тут можно написать и negedge и edge. 
 begin
  if(data == 1)
   begin
    data=0;
    Тут еще какие-нить действия, если нужно.
   end
  else
   begin
    data=1;
    Тут еще какие-нить действия.
   end
 end

Наверное, можно в первые begin end поставить просто инверсию data, но я не пробовал, т.к кроме изменения data нужно еще и другие действия делать, в зависимости от ее значения.

Реклама

Chettuser

Во! Спасибо.

И ещё вопросик: Как избавиться в счётчике от импульсов отмеченных красным на картинках (см. вложение)?
Нужно чтобы не было этих "фальш-импульсов".
Спасибо.

ЗЫ: Третий файл не лезет, придётся так выставить. Создан через "Wisard...".

Код:

module probe5 (
    aclr,
    aset,
    clock,
    updown,
    q);

    input      aclr;
    input      aset;
    input      clock;
    input      updown;
    output    [3:0]  q;

    wire [3:0] sub_wire0;
    wire [3:0] q = sub_wire0[3:0];

    lpm_counter    lpm_counter_component (
                .aclr (aclr),
                .clock (clock),
                .updown (updown),
                .aset (aset),
                .q (sub_wire0),
                .aload (1'b0),
                .cin (1'b1),
                .clk_en (1'b1),
                .cnt_en (1'b1),
                .cout (),
                .data ({4{1'b0}}),
                .eq (),
                .sclr (1'b0),
                .sload (1'b0),
                .sset (1'b0));
    defparam
        lpm_counter_component.lpm_avalue = "4",
        lpm_counter_component.lpm_direction = "UNUSED",
        lpm_counter_component.lpm_port_updown = "PORT_USED",
        lpm_counter_component.lpm_type = "LPM_COUNTER",
        lpm_counter_component.lpm_width = 4;


endmodule

Kavka

То что у вас обведено красным - это один раз отсчёт назад (в минус).
Т.е. чтобы счёт работал в правильном направлении надо, чтобы сигнал направления был установлен заранее, а у вас control_clock и control_ud изменяются одновременно. вот он и считает, что сигнал (новое значение, 1) о направлении счёта ещё не успел куда надо дойти и использует старое (0).
При следующей смене направления счёта у вас происходит один "лишний" отсчёт вперёд, который вы не заметили

Chettuser

Kavka писал(а):

... При следующей смене направления счёта у вас происходит один "лишний" отсчёт вперёд, который вы не заметили

Заметил, просто не хотел запутывать - он там сливается с предыдущим. :)))

Спасибо! А как в этой штуке можно задержать сигнал? LUT кажется не позволит...

Реклама

Kavka

Chettuser писал(а):

А как в этой штуке можно задержать сигнал? LUT кажется не позволит...

Обычно, для ПЛИС схемы делают синхронные, т.е. основывающиеся на тактовом сигнале.
Может оказаться, что твой вариант и будет работать на реальном устройстве так как ты хочешь в конкретном варианте разводки сигналов в ПЛИС (сигналы будут успевать доходить куда надо, так как ты это представляешь). Однако при добавлении нового элемента, или при сборке проекта в другой версии софта разводка в ПЛИС может быть построена другая и сигналы будут идти по-другому и не будут успевать доходить. Поэтому все действия производятся по фронту тактового импульса, а время до следующего фронта...эээ.. отдаётся на распространение сигнала.

А задержка на один период тактового сигнала делается просто - D-триггер.

Chettuser

Kavka писал(а):

... А задержка на один период тактового сигнала делается просто - D-триггер.

Вот она - ИСТИНА! :)))

И никакой синхронизации по такту не надо...
Попробую.

Quartus, MAX+Plus, AHDL, VHDL,Verilog и прочий софт под ПЛИС

Кто сейчас на форуме