Софт - "Xilinx ISE". Последняя версия - 14.7.
Скачайте руководство пользователя у xilinx на сайте, там написано как пользоваться этим софтом.
По программатору - поищите в гугле или задайте вопрос у них на форуме.
Найдено 24 результата
- Вт фев 26, 2019 14:51:14
- Форум: ПЛИС
- Тема: Помогите прошить ПЛИС XC3S1000-4FG456I
- Ответы: 2
- Просмотры: 6650
- Ср фев 06, 2019 06:00:38
- Форум: ПЛИС
- Тема: Perf-V что за чудо?
- Ответы: 2
- Просмотры: 5058
Re: Perf-V что за чудо?
Здравствуйте!
Вы уверены что программатор и плата совместимы? Для подключения Вы используете свой старый программатор или купили новый специально для этой платы?
Вы уверены что программатор и плата совместимы? Для подключения Вы используете свой старый программатор или купили новый специально для этой платы?
- Вт дек 11, 2018 06:23:11
- Форум: ПЛИС
- Тема: Verilog. Если есть у кого-нибудь идеи хотя бы с чего начать?
- Ответы: 13
- Просмотры: 37133
Re: Verilog. Если есть у кого-нибудь идеи хотя бы с чего нач
1. Если считать из Memory1 и Memory2 по 8 бит за один такт (итого 16 бит), то например, данные из Memory1 пишуться в младшие разряды шины "[15:0] bus", тоесть в bus[7:0], а данные из Memory2 пишутся в старшие разряды bus[15:8].
2. Если считывать 16 байт надо из только одного массива, например ...
2. Если считывать 16 байт надо из только одного массива, например ...
- Пн ноя 26, 2018 06:29:09
- Форум: ПЛИС
- Тема: Verilog. Если есть у кого-нибудь идеи хотя бы с чего начать?
- Ответы: 13
- Просмотры: 37133
Re: Verilog. Если есть у кого-нибудь идеи хотя бы с чего нач
Привет!
Для начала нужно нарисовать структурную/функциональную схему как Вы это себе представляете.
Затем разбить задание на более мелкие подзадачи, например:
1) Контроллер записи в память.
2) LIFO.
3) Схема управления блоками памяти.
4) И т.д.
Для начала нужно нарисовать структурную/функциональную схему как Вы это себе представляете.
Затем разбить задание на более мелкие подзадачи, например:
1) Контроллер записи в память.
2) LIFO.
3) Схема управления блоками памяти.
4) И т.д.
- Ср окт 17, 2018 06:18:39
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
Прочитать можно в учебниках по Verilog- у.
Например: https://marsohod.org/11-blog/79-veriloglesson2
Если писать без точек, то компилятор выдаст ошибку. Это синтаксис языка, "хочу" или "не хочу" тут не прокатит.
Например: https://marsohod.org/11-blog/79-veriloglesson2
Если писать без точек, то компилятор выдаст ошибку. Это синтаксис языка, "хочу" или "не хочу" тут не прокатит.
- Вт окт 16, 2018 20:51:30
- Форум: ПЛИС
- Тема: Verilog и реализация триггеров.
- Ответы: 16
- Просмотры: 15254
Re: Verilog и реализация триггеров.
Настоятельно рекомендую для ознакомления с ПЛИС использовать только отладочные платы от производителя. Если приобретать у китайцев, то никто не гарантирует что ПЛИС работоспособна и не будет глюков, да и к тому же в случае появление последних, отыскать истинную причину (HDL неверный или проблема в ...
- Вт окт 16, 2018 20:42:01
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
[uquote="baghear",url="/forum/viewtopic.php?p=3483277#p3483277"]Добрый день, подскажите пожалуйста, что значит точка перед параметрами?
[/uquote]
Привет!
Это обращение к входным/выходным портам модуля.
Код: Выделить всё
srlatch sr0(
.S(switch0),
.R(btn0),
.Q(led0)
);
Привет!
Это обращение к входным/выходным портам модуля.
- Вс окт 14, 2018 22:06:59
- Форум: ПЛИС
- Тема: Verilog и реализация триггеров.
- Ответы: 16
- Просмотры: 15254
Re: Verilog и реализация триггеров.
1. Литература для начала: http://www.kit-e.ru/articles/circuit/2008_3_161.php (для ознакомления в целом)
1.1 В дальнейшем рекомендую литература только на английском, отечественные источники мягко говоря ...
2. Не совсем, это пятиразрядный счетчик, соответственно 2^5 = до 32 считает.
3. Про ...
1.1 В дальнейшем рекомендую литература только на английском, отечественные источники мягко говоря ...
2. Не совсем, это пятиразрядный счетчик, соответственно 2^5 = до 32 считает.
3. Про ...
- Вс окт 14, 2018 19:29:41
- Форум: ПЛИС
- Тема: Verilog и реализация триггеров.
- Ответы: 16
- Просмотры: 15254
Re: Verilog и реализация триггеров.
1. О какой книжке/учебнике идет речь?
2. В ПЛИС счетчики реализуются на D триггерах, T триггера можно использовать в ASIC (связано это с особенностями архитектуры). Вся последовательная логика в ПЛИС должна быть синхронной, чтобы не было проблем по времянке, поэтому вот простейший пример счетчика на ...
2. В ПЛИС счетчики реализуются на D триггерах, T триггера можно использовать в ASIC (связано это с особенностями архитектуры). Вся последовательная логика в ПЛИС должна быть синхронной, чтобы не было проблем по времянке, поэтому вот простейший пример счетчика на ...
- Вс окт 14, 2018 18:35:19
- Форум: ПЛИС
- Тема: Verilog и реализация триггеров.
- Ответы: 16
- Просмотры: 15254
Re: Verilog и реализация триггеров.
Здравствуйте!
Для начала Вам необходимо разобраться в терминологии. При работе с ПЛИС нужно использовать словосочетание "разработать схему", а не "поведенческое программирование", поскольку результатом синтеза в ПЛИС является электрическая схема, а не ПО/СОФТ/"прога" и так далее.
Далее ...
Для начала Вам необходимо разобраться в терминологии. При работе с ПЛИС нужно использовать словосочетание "разработать схему", а не "поведенческое программирование", поскольку результатом синтеза в ПЛИС является электрическая схема, а не ПО/СОФТ/"прога" и так далее.
Далее ...
- Чт окт 11, 2018 06:27:08
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
Вы вообще о чем? Где я пишу что результатом синтеза указанных строчек на Verilig-е будет другой результат?
Это наверное к Вам применим термин "смотрю в книгу - вижу фигу".
В своих сообщениях я писал что логика бывает комбинационная и последовательная, что Вы и изобразили.
Вы не поняли главное, я ...
Это наверное к Вам применим термин "смотрю в книгу - вижу фигу".
В своих сообщениях я писал что логика бывает комбинационная и последовательная, что Вы и изобразили.
Вы не поняли главное, я ...
- Чт окт 11, 2018 06:21:03
- Форум: ПЛИС
- Тема: quartus/verilog как так? что бы это значило?
- Ответы: 7
- Просмотры: 5871
Re: quartus/verilog как так? что бы это значило?
Я этого не оспариваю. Последняя Ваша запись абсолютно корректна.
Речь идет о том, что если переписывать данные из регистра в шину, то это делается простым присваиванием.
Если переписывать данные в регистр из шины, то это, как правило, делается через D триггер. Однако, Вы употребили термин ...
Речь идет о том, что если переписывать данные из регистра в шину, то это делается простым присваиванием.
Если переписывать данные в регистр из шины, то это, как правило, делается через D триггер. Однако, Вы употребили термин ...
- Вт окт 09, 2018 09:45:46
- Форум: ПЛИС
- Тема: quartus/verilog как так? что бы это значило?
- Ответы: 7
- Просмотры: 5871
Re: quartus/verilog как так? что бы это значило?
Я Вам уже говорил - изучайте цифровую схемотехнику. В соседней теме Вы выступили в роли эксперта, отметая на своем пути очевидные вещи.
- Вт окт 09, 2018 06:20:39
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
Изучайте цифровую схемотехнику. Вы не понимаете о чем пишите. В чем разница между Latch и Flip Flop?
Какие ферритовые кольца? О чем Вы говорите? При чем цифровая схемотехника и ферриты? Автору нужно переписать данные из регистра в шину, это делается путем простого присвоения, в дополнение я написал ...
Какие ферритовые кольца? О чем Вы говорите? При чем цифровая схемотехника и ферриты? Автору нужно переписать данные из регистра в шину, это делается путем простого присвоения, в дополнение я написал ...
- Пн окт 08, 2018 22:15:41
- Форум: ПЛИС
- Тема: quartus/verilog как так? что бы это значило?
- Ответы: 7
- Просмотры: 5871
Re: quartus/verilog как так? что бы это значило?
Что это за сброс? Зачем он нужен? Почему именно так задается?
Диагноз: используйте FSM для возврата схемы в исходное состояние после выполнения всех преобразований над входным сигналом.
Диагноз: используйте FSM для возврата схемы в исходное состояние после выполнения всех преобразований над входным сигналом.
- Пн окт 08, 2018 22:09:19
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
[uquote="FPGAlover",url="/forum/viewtopic.php?p=3476292#p3476292"]автор просил сделать это для всех 60 бит:
assign wire_buf[0] = data_buf[0] & clk_30hz;
wire_buf это не регистр! а провод. а эта конструкция не что иное как обычная НЕ ТАКТИРУЕМАЯ логическая функция.
А clk_30hzв этом контексте не ...
assign wire_buf[0] = data_buf[0] & clk_30hz;
wire_buf это не регистр! а провод. а эта конструкция не что иное как обычная НЕ ТАКТИРУЕМАЯ логическая функция.
А clk_30hzв этом контексте не ...
- Пн окт 08, 2018 13:03:18
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
[uquote="FPGAlover",url="/forum/viewtopic.php?p=3471743#p3471743"]Томми, Ваш код делает совсем не то о чем спрашивалось :))
не могу представить зачем Вам понадобился ТАКОЙ функционал, но технически это можно сделать так:
assign wire_buf = data_buf & {60{clk_30hz}};
или так
assign wire_buf = clk_30hz ...
не могу представить зачем Вам понадобился ТАКОЙ функционал, но технически это можно сделать так:
assign wire_buf = data_buf & {60{clk_30hz}};
или так
assign wire_buf = clk_30hz ...
- Пн окт 08, 2018 12:43:55
- Форум: ПЛИС
- Тема: quartus/verilog как так? что бы это значило?
- Ответы: 7
- Просмотры: 5871
Re: quartus/verilog как так? что бы это значило?
Здравствуйте!
Задайте значение адреса через "parameter", так будет правильно, проведите синтез, потом напишите результат.
И еще: советую всегда указывать размерность регистра или шины в битах.
P.S. Адрес = 128 будет выглядеть так:
parameter adr = 8'b100000000;
Задайте значение адреса через "parameter", так будет правильно, проведите синтез, потом напишите результат.
И еще: советую всегда указывать размерность регистра или шины в битах.
P.S. Адрес = 128 будет выглядеть так:
parameter adr = 8'b100000000;
- Пт май 25, 2018 19:08:20
- Форум: ПЛИС
- Тема: е..нутый компилятор в Quartus
- Ответы: 4
- Просмотры: 6135
Re: е..нутый компилятор в Quartus
Всегда используйте сигнал сброса в схемах! Далее используйте констркцию "if ... else".
Совет на будущее: в список чувствительности вносите ТОЛЬКО тактовый сигнал (clk) и сингал сброса (если таковой используется асинхронно).
Совет на будущее: в список чувствительности вносите ТОЛЬКО тактовый сигнал (clk) и сингал сброса (если таковой используется асинхронно).
- Пт май 25, 2018 18:55:49
- Форум: ПЛИС
- Тема: вопрос по верилогу
- Ответы: 18
- Просмотры: 11070
Re: вопрос по верилогу
Все делается очень просто.
Вот вам код с последовательной логикой:
always @(posedge clk or negedge reset)
begin
if (!reset) data_buf <= 'h0;
else data_buf <= wire_buf;
end
Список чувствительности настроете под себя, разрядность регистра и шины тоже.
Либо комбинационно с (*).
Вот вам код с последовательной логикой:
always @(posedge clk or negedge reset)
begin
if (!reset) data_buf <= 'h0;
else data_buf <= wire_buf;
end
Список чувствительности настроете под себя, разрядность регистра и шины тоже.
Либо комбинационно с (*).