Форум РадиоКот

И все таки на счет перепада :
хм... будем писать дифур )))
для простоты возьмем сосуды одного диаметра и трубка их соединяющая - того же диаметра (т.е. вся система - изогнутая трубка.
Далее - 2 переменные состояния системы: 1 - перепад уровней обозначим 2*х (x - отклонение уровня от состояния ...

Кстати, к вопросу о модели: сопротивление воды в трубке будет зависеть не только от ее диаметра (кстати нелинейно, но в рамках модели это константа), а и от скорости воды, что нельзя сказать о зависимости сопротивления проводника от силы протекающего тока. Безусловно, оно тоже будет изменяться ...

С перепадом высот не соглашусь: в момент, когда уровни сравняются - вода действительно будет продолжать двигаться именно по инерции. Собственно энергия системы будет состоять из потенциальной, обусловленной наполненностью ведер и кинетической - инерцией текущей воды.
А перепад высот будет заведовать ...

Именно так)))
В первую очередь в голову приходит мысль про омические потери на ключе, далее естественным ходом ключ делается сверхпроводником, дальше вспоминается про его индуктивность, номинал которой сколь бы не был мал - учитывая нулевое омическое сопротивление ключа - достаточен))

Добавлено ...

Думал, что знаю про конденсаторы все... Они были мне послушны, вели себя как задумано и отлично со мной ладили :)
Однако, незнамо как в голову пришел мысленный эксперимент, поставивший меня в тупик и интеллектуальный ступор. Такое ощущение, что я упускаю какую то очевидную хрень.
Итак: Имеются 2 ...

Замучился своими словами доказывать. лови пруф от квартуса:
module test(
input a,c,
output wire d,
output reg e
);
assign d = a & c;
always @(posedge c) e<=a;
endmodule

http://img.radiokot.ru/files/91610/thumbnail/1plaann8tv.jpg

Если Вы продолжите утверждать что это одно и то же - убежусь ...

очевидная вещь, которую Вы оспариваете это то, что
assign c = a & b генерит
....._____
а--|....& |
....|.......|--c
b--|.......|
....|____|

и без зазрения совести заменяете ее на
always @(posedge c) Q<=D;
....._____
D--|.......|
.....|.......|__Q
C--/.......|
.....|____|


А это трабла конкретно ...

сверлил плату - нужен был БП на 12 вольт для мини дрели. Взял адаптер от нового модема 12Вх2А - еле тянет... Порылся в шкафу - нашел адаптер от старого модема 12Вх0.5А - тянет как зверь! это трындец... Ампер мельчает

сброс был отладочный - внешний девайс подольше в ресете подержать.
на него и завязано то помимо прямого выхода пару линий в Z подержать.
функционально с первой причиной полностью развязанный.

Добавлено after 1 hour 3 minutes 42 seconds:
parameter помог.

parameter adrmax=8'd129;
....
if (!nreset ...

Какие ферритовые кольца?
это был сарказм, если Вы не поняли ))
Невозможно спорить с тем, кто путается в базовых понятиях языка.
Симулятор нас рассудит.
(точнее уже рассудил)
И если Вы уж до него доберетесь - заодно посмотрите результаты синтеза, и если Вы действительно при всем при этом ...

вопрос: RS триггер тактируется?
так вот это и есть нетактируемая логика,
а именно:

wire q,q1;
assign q2 = ~(r&q1);
assign q1 = ~(s&q2);
конечно можно сделать конструкцию и по фронтам и по дополнительному клоку.

Далее: код автора:
assign wire_buf[0] = data_buf[0] & clk_30hz;
Ваш код:
data_buf ...

Ну, разрядность данных была в исходном коде. Тут как раз приведен эксперимент из разряда "танцы с бубном".
parameter не пробовал - завтра попробую!
синтез смотрел - да, там действительно поднаворатило)) но почему - хз.
Кстати - прописал модуль генерации ресета, что то типа:

cnt [15:0] rstcnt ...

автор просил сделать это для всех 60 бит:
assign wire_buf[0] = data_buf[0] & clk_30hz;

wire_buf это не регистр! а провод. а эта конструкция не что иное как обычная НЕ ТАКТИРУЕМАЯ логическая функция.
А clk_30hzв этом контексте не частота, а скорее сигнал enable

Ваш код действительно по клоку ...

Если так разбить на фазы не катит (такое может быть исключительно при максимизации быстродействия)
тогда конвейер - пока команда выполняется следующая тянется.
Но тут надо приготовится к сюрпризам, связанных с переходами.
Тут или сжать зубы и пожертвовать тактом. либо лепить асинхронный механизм ...

Томми, Ваш код делает совсем не то о чем спрашивалось :))
не могу представить зачем Вам понадобился ТАКОЙ функционал, но технически это можно сделать так:
assign wire_buf = data_buf & {60{clk_30hz}};
или так
assign wire_buf = clk_30hz? data_buf : 60'b0;

ну, а если синхронно делать, то
reg [59:0 ...

Не уверен, что правильно понял вопрос - в приложения не вникал. Но кажется дело сводится ко времени чтения.
по фронту клока выставляется адрес, а сами данные из памяти можно забирать по следующему клоку (а может и еще через несколько)
Подхода 2:
1 - разбить цикл на несколько фаз (выставление адреса ...

ощущение такое, что симулятор в начале фронт генерит.

я такую конструкцию (output reg [7:0] time_count_1) не использую.

вот так работает:
module TEST_COUNTER(
input wire test_signal_0,
output reg [7:0] time_count_1
);
initial time_count_1=0;
always @ (posedge test_signal_0)
begin
time ...

Доброго дня! Столкнулся с нежданчиком и ума не приложу что бы это значило )))
Имею рабочий проект, который жрет 23% логических элементов.
Меняю в секции initial значение для регистра ([7:0]) c 8'd128 на 8'd129. И...проект начинает жрать весь ресурс логических элементов оО
(105%. отключая отладочную ...

Подскажите, нет ли принципиальных косяков в разводке питания

Ну это более-менее понятно. Частота с МК будет стабильной - ибо источник кварц, а дальше через PLL МК выводится на MCO без каких бы то ни было софтварных вмешательств. С ногами плис тоже ясно, но не все... - там есть и дифф клоки и обычные и все это в пределах одного пина. Интуиция подсказывает, что ...