Форум РадиоКот

Может дело в конкретной ПЛИС, моя программа
module q1 (clk2, clk1);
input clk1;
output clk2;
assign clk2 = clk1;
endmodule

При моделировании в Quartus работает, задержка между сигналами 4.032 ns
Вы какую среду используете?

А какая частота ?

попробуйте
assign CLK2=CLK1

Т.е создать обратную связь?

Попробуйте
wire CLK1 = CLK2

Поддерживаю вопрос порекомендуйте пожалуйста русскоязычную литературу, раскрывающую синтаксис и семантику языка Verilog HDL, а то до сих пор не могу разобраться с функциями следующих команд :( :
cmos
deassign
pmos
pull0
pull1
pullup
pulldown
rcmos
release
rnmos
rpmos
rtran
rtranif0
rtranif1 ...

Период разный делал и 200 и 500 нс. Задержка одна и таже

Я вот как раз и делал моделирование :( , modelsim пока не осилил, делал во встроенной в 13 квартусе системе моделирования(waveform editor), указал на конкретно временное моделирование, я вообще делаю лабы студентам, мне нужно полностью изучить этот язык, так как лабы будут на освоение этого языка ...

Я так и предполагал, но симуляция в квартус выдает другое.
Задержка получается 6.819
(картинку загрузить не получилось((()

Хочу освоить verilog
Создал программу счетчика

module q1 (led [29:0], clk);
input clk;
output reg [29:0]led;
always @(posedge clk)
begin
#100
led <= led + 1'd1;
end
endmodule

Почему задержка не срабатывает?