Добрый день. У меня возник вопрос как реализовать на VHDL дробный коэффициент деления частоты. С целым все понятно, а тут че то додуматься не могу. С 20 МГц до 230,4 кГц Обясните, пожалуйста, "на пальцах".

А какие есть дополнительные требования? Типа уровень фазовых шумов? На каком кристалле сделать (в смысле использовать какую-то фичу типа PLL)?

Если для курсача, то можно сделать счетчик до 3125, первые 36 импульсов пропускать - остальные нет пока счетчик не досчитает до конца. Потом цикл повторяется. Ну, можно эти 36 импульсов формировать с интервалом в 86 импульсов (будет более равномерно )

Короче, каков вопрос, таков ответ.

Можно DDS применить. Вот, например.

Тут очень важно, как писали уже ораторы, в какое железо это будет внедряться. К тому-же нужны параметры сигнала - фаза относительно исходного и скважность. Подробнее опишите задачу, укажите на какой ПЛИС это делается.

Я уже давно не студент ПЛИС используется XC3S500E, вобщем решил я задачу, использовав стандартный модуль делителя, который есть в примерах ISE. Хотя, это конечно, больше аппаратное решение, а не програмное.

стоп-стоп. на плис все решения аппаратные как бы. Ну если не собрать на ней какой процессор и уже его програмировать... Зато поздравляем с решением задачи. Не знаю как другие, но я сначала представляю хотя бы блок-схему того, что хочу получить и только тогда на VHDL пытаюсь описать то, что представил.

Под словом аппаратное, я имел ввиду, что подал сигнал на вход блока, а на выходе получил частоту поделенную в нужное количество раз. Как там внутри это преобразование получилось я хз. А программное решение - работу этого блока самому ручками написать, что конечно относительно долго и не очень охото