Как сделать, чтобы во время прошивки ПЛИС VIRTEX4, состояние выводов, было Z или 0, у меня почему то по умолчанию 1 ?

В доках на PlanAhead прочитал, следующее.
Бывает два вида PlanAhead (Pre-Synthesis и Post-Synthesis)
Вот, что пишут.
I/O Pin Planning - Pre-Synthesis
This allows you to assign input and output signals to package pins before the underlying logic in the design has been developed.
I/O Pin Planning - Post-Synthesis
This process operates on the top module in your design after the design is synthesized
Вроде то, что надо. Но обе эти опции зависят от одного UCF файла. И тогда не вижу разницы между Pre-Synthesis и Post-Synthesis. Бред какой то. Не хочется из за этого глюка добавлять инверторы внешние.

В свойствах проекта, при генерации прошивки есть опция, что делать с выводами в момент загрузки.

Можно по подробнее где именно ?
Один гуру с Xilinx, сказал, что этого добиться можно, если перепрошить ядро SPI внешней миросхемой, которое и занимается прошивкой.

Yt ghНе прошло и двух недель, как сподобился ответить.

У меня там стоит пуллдаун,один фиг, в верх подтягивает.