| Форум РадиоКот https://radiokot.ru/forum/ |
|
| Verilog input wire/reg - есть ли разница? https://radiokot.ru/forum/viewtopic.php?f=60&t=151634 |
Страница 1 из 1 |
| Автор: | YS [ Пт янв 12, 2018 10:53:16 ] |
| Заголовок сообщения: | Verilog input wire/reg - есть ли разница? |
Здравствуйте, коллеги! Немного предыстории под спойлером. СпойлерЯ тут понемногу осваиваю ПЛИС; это желание настигло меня в тот момент, когда мне понадобилось реализовать на плате 150 независимых ШИМ-каналов (растровый дисплей без развертки для специфического применения).Купил плату на Altera MAX V, поставил Quartus, помигал светодиодом, изучаю Verilog. Идет неплохо, на самом деле; я думал, будет гораздо хуже. Вопрос такой: есть ли разница между таким кодом Код: module test(input wire A,input wire B) begin reg r_A; assign r_A = A; ... endmodule и таким: Код: module test(input reg r_A,input reg r_B) begin ... endmodule Или первое - то же самое, что и второе, только расписанное подробнее, как always @ * и assign? |
|
| Автор: | Morroc [ Пт янв 12, 2018 12:48:54 ] |
| Заголовок сообщения: | Re: Verilog input wire/reg - есть ли разница? |
Не специалист (моргал диодами), но вроде wire - это как соединение с чем то, не хранит значение, а reg - как передача переменной, хранит значение. |
|
| Автор: | YS [ Пт янв 12, 2018 12:50:59 ] |
| Заголовок сообщения: | Re: Verilog input wire/reg - есть ли разница? |
Это-то да. Вот меня и интересует, есть ли разница, объявить вход как wire и подключить его к регистру, или сразу объявить вход как регистр. UPD: В общем, я нашел ответ на свой вопрос. |
|
| Автор: | FPGAlover [ Пт фев 02, 2018 08:02:35 ] |
| Заголовок сообщения: | Re: Verilog input wire/reg - есть ли разница? |
reg r_A; assign r_A = A; по идее это вообще идейно неверно и на асигн компилятор ругаться должен... В прочем как и объявление входного порта в качестве регистра. |
|
| Страница 1 из 1 | Часовой пояс: UTC + 3 часа |
| Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group http://www.phpbb.com/ |
|


