Добрый день, пишу первый проект на Quartus 2.
Использую чип EPM3032ALC44, проект написал "Block Diagram/Schematic File" откомпилировал и прогрузил в чип (работает...).
Вопрос в следующем, как сделать задержки прохождения сигналов через логические элементы?
В интернете ничего конкретного не нашел, пишут что это невозможно, но как-то их программируют чтобы они по временным показателям (характеристикам) совпадают с логикой на логических элементах.

Либо через триггеры (задержка кратна периоду тактового сигнала), либо с помощью примитива LCELL (задержка прохождения одного LE) — задержка получится как бог на душу положит компилятору.

Также можно настроить задержку портов ввода-вывода.

Спасибо, но я стал подозревать, что дело не в задержках, схема в реале работает как надо, эта же схема залитая в ПЛИС не работает.

Как говорится, экстрасенсы в отпуске