always @(RES_SV)
 
   casex (RES_SV)
       1'b1:    RES_CASE=1'b1;
       1'bx:    RES_CASE=1'b1;
       1'b0:    RES_CASE=1'b0;
 endcase
 
  assign RESET=RES&RES_CASE;

module SN_DV_8_SSR_220(WR,RES,RD,CS,DAT,A,OUT);
   input RES;
   input wire [3:0] A;
   input wire WR, RD, CS;
   inout wire [7:0] DAT;
   output wire [7:0] OUT;
   reg [7:0] D;
   reg [7:0] INREG; initial INREG = 8'b0;

   always @(negedge RD or negedge WR) 

    case (A)
   4'b0000:    D <= 8'b00100000;
   4'b0001:    D <= 8'b00011000;
   4'b0010:    D <= 8'b00001000;
   4'b0011:    D <= 8'b00001000;
   4'b1000:    D <= INREG;
   default:    D = 8'b00000000;
   endcase

   always @(negedge WR or negedge RES)
begin
   if (RES == 0)
        INREG <= 0;
    else if (!CS && A == 8)
        INREG <= DAT;
end   

  assign DAT[7:0]=(!CS&!RD)?D[7:0]:8'bz;

  assign OUT[0]=(INREG[0])?1'b0:1'bz;
  assign OUT[1]=(INREG[1])?1'b0:1'bz;
  assign OUT[2]=(INREG[2])?1'b0:1'bz;
  assign OUT[3]=(INREG[3])?1'b0:1'bz;
  assign OUT[4]=(INREG[4])?1'b0:1'bz;
  assign OUT[5]=(INREG[5])?1'b0:1'bz;
  assign OUT[6]=(INREG[6])?1'b0:1'bz;
  assign OUT[7]=(INREG[7])?1'b0:1'bz;
 
  endmodule