//.........
reg  lo_1;
reg  lo_2;
reg  lo_3;
reg en_spi_clk;
reg  valb1;

//.......
always @ (posedge en_spi_clk or  posedge valb1)
begin

 lo_1 = en_spi_clk;
 lo_2 = valb1;
 lo_3 = lo_1&lo_2;
 
 if (lo_3)
 valb2 <= 1'b1;
 else
 if (valb1)
 valb2 <= 1'b0;
end

//.....

entity primer is
port(
clk,sclk,ena, dti:in std_logic;
dout:out std_logic_vector(7 downto 0)
);

architecture rg of primer is
begin
process(clk)
variable dt_v:std_logic_vector(7 downto 0);--заполняемая переменная
variable sclk_v:std_logic_vector(1 downto 0);-- переменная для выделения фронта сигнала
begin
    if(rising_edge(clk))then
       sclk_v:=sclk_v(0)&sclk;--сдвиг сигнала
       if(ena='1')then--если разрешено
          if(sclk_v="10")then--если задний фронт
               dt_v:=dt_v(6 downto 0)&dti;--заполняем переменную
          end if;
       end if;
      dout<=dt_v;--вывод данных
    end if;
end process;
end rg;

module mymod ( gclk, sclk, dti, dout, ena );

input        gclk;
input        sclk;
input        dti;
output       [7:0] dout;
input        ena;
reg          [1:0] sclk_v;
reg          [7:0] dt_v;

always @(posedge gclk)
begin
  sclk_v = {sclk_v[0], sclk};
  if (ena == 1)
    if (sclk_v == "10")
      dt_v = {dt_v[6:0], dti};
end
 
assign dout = dt_v;
 
endmodule