Это не компьютер с совмещенной шиной данных и разнесёнными во времени актами чтения записи и регенерации, это цифровая линия задержки. Тут данные для записи и данные чтения это разные линии и данные читаемые должны появляться одновременно с записью. (точнее за один такт до). Иначе будет некорректная работа дальнейших узлов.
Добавлено after 4 minutes 20 seconds:
CAS RAS тут пофигу Важно что ячейка читается и пишется в одном цикле. А для микросхемы с совмещенной шиной адреса будут проблемы с мультиплексированием этой шины, поиской где-то сигналов для переключения мультиплексора.
Да - есть "двухпортовые" статические ОЗУ, но я их видел только в справочниках и емкости у них небольшие.
По схеме /WE и /RAS формируются синхронно с задержкой второго на три логических элемента. А вот защелкивание данных во входном регистре ЦАП каждый второй /RAS. Схемы полной увы нет, часть отрисовал по дорожкам.


