программатор для ПЛИС

[p630304]

Спасибо, конечно за комплимент, но пока ничего не выходит.
Пока работаем!

[Pe3ucTop]

Дело похоже в том , что в данном случае описание соединения понов уже прописанно в "scope.vhdl" и PinPlaner (или как там его Pace) наверное не перезначает их или не известно что делает.

Код: Выделить всё

--  attribute bufg: string;					-- Global pin assign (FOR XC9572 - PC44)
--  attribute bufg of CLK : signal is "CLK";

  attribute pin_assign : string;						-- Pin Assign (FOR XC9572 - PC44)
  attribute pin_assign of CLK :       signal is "6";
  attribute pin_assign of UC_CLK :    signal is "19";
  attribute pin_assign of FIFO_CLK :  signal is "29";
  attribute pin_assign of ADC_CLK :   signal is "28";
  attribute pin_assign of TST_LED :   signal is "1";

  attribute pin_assign of DIN_SV5 :   signal is "40, 39, 38, 37, 36, 35, 34, 33";    
  		-- Pin connector SV5: 8, 7, 6, 5, 3, 2, 1
		-- TrgDwn, 

  attribute pin_assign of SER_CLK :    signal is "18";		-- uC: PC0
  attribute pin_assign of SER_RDWR:    signal is "20";		-- uC: PC1
  attribute pin_assign of SER_EN :     signal is "25";		-- uC: PC2
  attribute pin_assign of SER_DATA :   signal is "22";		-- uC: PD7
  attribute pin_assign of SER_GATE :   signal is "24";		-- uC: PD6 !!! Atentie !

Вы как вижу уже переписали под свой чип с нумерацией выводов. Мои взяты из оригинала. Но предложение такое - просто убрать эту часть и присоеденит в проэкт (не в vhdl), и попробовать собрать (скомпилировать), с проверкой что нет ошибок, иначе код и в правду может быть очень маленьким и ничего не делать. Хотя может и не всё так, т.к. работаю на Verilog-e ...
Если вам очень надо, могу попробовать вечером сделать эту прошивку. Напишите в личку. И если честно, хотел бы краем глаза тоже увидеть печатку (готов проверить в железе, детали почти все есть).

[p630304]

Нужен совет.
Написал заново проект описанный ранее в роди бы ошибок нет но есть два предупреждения:
WARNING:Cpld - Unable to retrieve the path to the iSE Project Repository. Will
use the default filename of 'try.ise'.
WARNING:ProjectMgmt - File C:/.Xilinx/try/try/try.vhf is missing.
Первое почему то не может найти какой то архив, второе отсутствие какого то файла .vhf
А PACE не загружается вообще , в отсчете он сам создал файл .ngd и расставил сам ноги какие нужно.

[nick17]

Нужен совет.
Написал заново проект описанный ранее в роди бы ошибок нет но есть два предупреждения:
WARNING:Cpld - Unable to retrieve the path to the iSE Project Repository. Will
use the default filename of 'try.ise'.
WARNING:ProjectMgmt - File C:/.Xilinx/try/try/try.vhf is missing.
Первое почему то не может найти какой то архив, второе отсутствие какого то файла .vhf
А PACE не загружается вообще , в отсчете он сам создал файл .ngd и расставил сам ноги какие нужно.

Первый варнинг, это вообще не страшно, и к работе проекта не относится. Второй, возможно при копировании и перемещении, вы забыли чатсь проекта переместить, или нечаянно удалили файлик...

А Pe3ucTop Вещь говорит, нужно удалить часть текста которое через атрибуты присваивает назначение номерам пинов корпуса.

Скомпилил ваш проект, без атрибутов...Все проходит.(проект во вложении - ISE 12.2)

Вам осталось дорисовать схему и создать и написать файл UCF о привязке пинов. Не пролетите с назначением GCLK.

[p630304]

Ясно, попробую так что же мог забыть что за расширение такое.

[p630304]

Скомпилил ваш проект, без атрибутов...Все проходит.(проект во вложении - ISE 12.2)

А у меня что-то не проходит без атрибутов

Вам осталось дорисовать схему и создать

В смысли дорисовать схему и что создать.
У меня теперь все время выбивает ошибку
ERROR: The Top module has not been specified. This can happen if no sources have been added to the project,
or if you are using Manual Compile Order mode and have not entered the name of the top module in the Top Module field.
У меня ISE 13.2
Спасибо что помогаете.

[p630304]

Я дико извиняюсь немного ступил с топ модулем.
Вообщем зашить получилось ошибок нет , проверил на работоспособность
Пока тайна серого экрана завтра проверю на осцилографе выходят ли сигналы CLK на остальные микросхемы.

[nick17]

Хорошо, ждем

[p630304]

Докладываю дисплей показал надпись в левом углу eoscope ver.1.1 5ms/div и одну палку вертикальную два раза перезапустил даже сетку показал, сейчас перезапустил сетки нет думаю или кварцевый генератор не запускается или проц парит мозги

[nick17]

ООО! Ну уже это прогресс А налаживаешь без осцила? Скинь фоты чего получилось

[p630304]

Постараюсь, но у меня очень плохой интернет может и не получится.