Знатоки ПЛИС есть у нас?

[Spider]

Посоветуйте какой-нить ПЛИС не сильно дорогой и замуторный, на котором можно реализовать что-то типа счётчика импульсов, способный посчитать 800 импульсов с частотой ~36Mhz и дёргать ногой после каждых 800? Ну и как с ним работать тоже расскажите

[xelos]

Посоветуйте какой-нить ПЛИС не сильно дорогой и замуторный, на котором можно реализовать что-то типа счётчика импульсов, способный посчитать 800 импульсов с частотой ~36Mhz и дёргать ногой после каждых 800? Ну и как с ним работать тоже расскажите

производители ПЛИС: Xilinx, Altera, бери любой начальный в линейке.
у обоих производителей есть бесплатные средства разработки. у Альтера - Quartus II, у Xilinx - IDE Xilinx или че-та типа такого. ПЛИС программируются либо на VHDL, либо на Verilog.

если будешь програмить - могу помочь с VHDL, приложение у тебя простенькое могу подельиться литературой по ПЛИС и VHDL.

если я правильно понял, тебе надо просто делитель частоты на 800
точно тебе ПЛИС надо?

[Spider]

Ну для начала такая простенькая задачка. А вообще о полной цели читать тут: http://radiokot.ru/forum/viewtopic.php?p=23508#23508

[xelos]

что конкретно требуется? помочь начать писать на VHDL?
если хочешь вечером кратенько опишу что и как. советую скачать Quartus II, в нем будем писать.

[xelos]

у меня тоже валяется матрица от Тошибы - сюжет мне интересен, дай доки по SVGA, плиз.

[Spider]

От куда доки?: ) Я просто нашёл процессор который конвертит SVGA -> RGB параллельный. Вот и всё. Только там не хватает ДЕ.

[Гость]

http://www.radiokot.ru/start/mcu_fpga/altera/

Мне таки помогло!

[xelos]

так что, VHDL нужен?
в принципе для делителя частоты можно показать основы программирования на VHDL. глядишь в статейку для обучалки выльется проектик.

[xelos]

а пока вот VHDL для делителя частоты на 20 (на 800 адаптировать труда нет ) и рисунок симулятора.
задержка выходного сигнала, относительно входного - 2,6 нс.

Код: Выделить всё

library ieee;
use ieee.std_logic_1164.all;
ENTITY divider IS
	PORT
	(
		clk		: IN	STD_LOGIC;
		output	: OUT	STD_LOGIC
	);
END divider;

ARCHITECTURE div OF divider IS
	
BEGIN


PROCESS (clk)
	VARIABLE count	:	INTEGER range 0 to 20;
BEGIN
	if (clk'event and clk = '1') then
		count := count + 1;
	end if;
	
	if (count = 20) then
		output <= '1';
		count := 0;
	else
		output <= '0';
	end if;
END PROCESS;


END div;

[P S]

а пока вот VHDL для делителя частоты на 20 (на 800 адаптировать труда нет ) и рисунок симулятора.
задержка выходного сигнала, относительно входного - 2,6 нс.

Код: Выделить всё

library ieee;
.
.
.
.
END div;

--обязательно Квартус должен быть? MAX+plus II почему-то говорит, что в коде ошибка...

[xelos]

у меня в квартусе скомпилировалось без проблем, я потом в ISE 8 для xilinx'ов прогнал - тоже без ошибок.
в каком месте max ошибку выдает? попробую посмотреть не завалялся ли он где у меня, счас его уже не найти так просто для скачки.

[P S]

Как будто на синтаксис ругается. А добыть Макса можно, как ни странно, тут: http://www.radiokot.ru/files/maxplus_baseline_10_0.zip

[xelos]

вышлите нормальный лицензионный файл, а то у меня с лицензией от альтеры нельзя проекты писать на VHDL . или файл, который на сайте, что-то там .dll.
с этого сайта у меня скорость скачки слишком мала.