verilog quartus ii 13

[wanes101]

здравствуйте

такой модуль

Спойлер

module assig_trigger(trig,in,out);
input trig,in;
output out;
reg out;

always @ (trig)
begin
out <= in?1:0;
end
endmodule

его суть при изменении trig записывать в выходной регистр out значение из in
но почему при изменении in меняется out, ведь присвоение идет по условию изменение trig, но графике там где красным нету изменения trig, в качестве trig - env. env в этот момент имеет значение 0

[wanes101]

еще заметил, почему то всегда когда использую always @(...) без указания фронта или среза получаются баги.
вот еще

Спойлер

module test(sck,out,out12,out2);
input sck;
output out,out12,out2;
integer out,out12,out2;

always @(posedge sck)
out = out +1;

always @(sck)
out12 = out12 +1;

always @(negedge sck)
out2 = out2 +1;
endmodule

почему то out12 принимает x