Verilog input wire/reg - есть ли разница?

[YS]

Здравствуйте, коллеги!

Немного предыстории под спойлером.

Спойлер

Я тут понемногу осваиваю ПЛИС; это желание настигло меня в тот момент, когда мне понадобилось реализовать на плате 150 независимых ШИМ-каналов (растровый дисплей без развертки для специфического применения).

Купил плату на Altera MAX V, поставил Quartus, помигал светодиодом, изучаю Verilog.

Идет неплохо, на самом деле; я думал, будет гораздо хуже. Единственно пока что есть проблемы с осознанием временных соотношений между выполнением строк кода.

Вопрос такой: есть ли разница между таким кодом

Код: Выделить всё

module test(input wire A,input wire B)
begin

reg r_A;

assign r_A = A;

...

endmodule

и таким:

Код: Выделить всё

module test(input reg r_A,input reg r_B)
begin

...

endmodule

Или первое - то же самое, что и второе, только расписанное подробнее, как always @ * и assign?

[Morroc]

Не специалист (моргал диодами), но вроде wire - это как соединение с чем то, не хранит значение, а reg - как передача переменной, хранит значение.

[YS]

Это-то да.

Вот меня и интересует, есть ли разница, объявить вход как wire и подключить его к регистру, или сразу объявить вход как регистр.

UPD:

В общем, я нашел ответ на свой вопрос. Разницы нет. Просто сокращенная запись.

[FPGAlover]

reg r_A;
assign r_A = A;

по идее это вообще идейно неверно и на асигн компилятор ругаться должен... В прочем как и объявление входного порта в качестве регистра.