Ну дык... Вы читали спецификацию PCI? Весьма объёмный талмуд. Так что и полноценный тест тоже объёмным будет, хочется этого или нет...Spartan3E писал(а):В общем да. Только я как то смотрел тестбенч одного профи. Там шла отладка шины PCI в режиме "мастер". Так коротким он не былktb писал(а): То есть сам тестбенч на VHDL будет достаточно коротким и будет считывать в цикле инфу из текстового файла с нужной последовательностью?
Так писать запаришьсяuldemir писал(а):там делать нечего clk <='1'; wait 100 ns; clk <= '0'; wait 100 ns; data <= '1'; clk <='1'; wait 100 ns;Сам выучился вручную тестбенчи делать?. Можно циклами оформить. я поначалу не заметил, что есть графическая приблуда...
Не знаю, как для Линуха, а для Винды последняя 11.3 (если очередная ещё не вышла -- последний раз обновление смотрел с месяц назад, наверное). Возможно, есть смысл скачать обновления -- я не помню, были ли там какие-то правки, или же просто добавили Спартан-6 и Виртех-6.Телерадиокошак писал(а):Установил версию 11.1 пытаюсь разобраться потихоньку...
Все верно, но когда нужна сважиность не 50%,Андрюшка писал(а):Так писать запаришьсяuldemir писал(а):там делать нечего clk <='1'; wait 100 ns; clk <= '0'; wait 100 ns; data <= '1'; clk <='1'; wait 100 ns;
И у тебя в реальном устройстве клоки тоже будут ждать пока данные придут?
Пишется в одну строчку, например:
clk <= NOT clk AFTER 1 uS;
Они сами тикают.
Только перед этим надо инициализировать clk 0 или 1
SIGNAL clk: STD_LOGIC:='1';
Хотя хз что ты там пишешь )
Займитесь схематиком - там вообще мраки. Постоянные сообщения, что схема recovered after crash - норма. А уж если подвигать компонент, и незаметить, что некоторые цепи взяли и соединились вместе...Телерадиокошак писал(а):Да я и не переживаю особо. Где наша не пропадала.... Просто удивляет поведение вроде бы серьезного софта от серьезной конторы. Еще и не использовал толком, а уже столько глюков видел.
Посмотрим, как дальше пойдет. Пока основы VHDL изучаю.
