Ребят, подскажите как на языке vhdl описать генератор. Есть входной сигнал CLK ПЕРИОД 50НС, НУЖНО ПОЛУЧИТЬ ВЫХОДНОЙ СИГНАЛ CLK1 ПЕРИОД 1МС.
ДЕЛАЮ ТАКУЮ ШТУКУ:
PROCESS -- clock process for clk_in
BEGIN
CLOCK_LOOP : LOOP
CLK1 <= '0';
WAIT FOR 0.5 ms;
CLK1 <= '1';
WAIT FOR 0.5 ms;
END LOOP CLOCK_LOOP;
END PROCESS;
ISIM РИСУЕТ ТРЕТЬЕ СОСТОЯНИЕ. ЧТО ДЕЛАТЬ НЕ ЗНАЮ(( . МОЖЕТ НУЖНА ЗАВИСИМОСТЬ ОТ CLK???
ДЕЛАЮ ТАКУЮ ШТУКУ:
PROCESS -- clock process for clk_in
BEGIN
CLOCK_LOOP : LOOP
CLK1 <= '0';
WAIT FOR 0.5 ms;
CLK1 <= '1';
WAIT FOR 0.5 ms;
END LOOP CLOCK_LOOP;
END PROCESS;
ISIM РИСУЕТ ТРЕТЬЕ СОСТОЯНИЕ. ЧТО ДЕЛАТЬ НЕ ЗНАЮ(( . МОЖЕТ НУЖНА ЗАВИСИМОСТЬ ОТ CLK???
