ПЛИС

conan

здравствуйте дорогие форумчани и гуру ПЛИС на max plus 2
обращаюсь с такой просьбой
совсем недавно начал изучать в университете ПЛИС на max plus 2 и преподаватель задал на дом задачу написать программу параметрического счётчика на T,JK,RS-триггерах
помогите мне пожалуйста это реализовать, а то в цифровой технике не бум-бум
P.S. заранее спасибо

Реклама

Kavka

Помочь можно. Только за вас делать вряд ли кто-то будет.
Так, что придётся вам разбираться в цифровой технике

А если по теме, то подробности задания где? Как говориться - телепатов тут нет.

Реклама

m.e.s.s.e.r

если можно я задание напишу.
модуль счета 5. нужно выполнить на т-триггере.

за меня никто не сделает, но хотя бы укажите на ошибки. нужно чтобы считал 0 1 2 3 4 0 1 2 3 4 ....
вот на чем остановился...
PARAMETERS
(
modul = 5
);
CONSTANT end_state = modul - 1;

SUBDESIGN p_cnt
(
clk : INPUT;
reset : INPUT = GND;
out[5..1] : OUTPUT;
ce : INPUT = VCC;

)
VARIABLE
tr[5..1] : tffe;
BEGIN
tr[].(clrn, ena, clk) = (!reset, ce, clk);
out[]= tr[].q;
tr[1].t = vcc;
tr[2].t = tr[1].q;
tr[3].t = tr[1].q&tr[2].q;
tr[4].t = tr[1].q&tr[2].q&tr[3];
tr[5].t = tr[1].q&tr[2].q&tr[3].q&tr[4].q;

IF tr[].q < end_state THEN
tr[].t = tr[].q + 1;
ELSE
tr[].t = 0;
END IF;

END;

Pavel_1978

Приветствую всех. Взялся раскуривать ПЛИС и QUARTUS II. Проблема в следующем:
создаю новый проект все по шагам как описано тут: http://we.easyelectronics.ru/plis/quart ... mstva.html
назначаю файл главным

d58d97.jpg: назначение; (102.63 КБ) 416 скачиваний

при компилировании выдает ошибки

ошибки при компиляции.JPG: ошибки; (59.09 КБ) 412 скачиваний

Подскажите что я не так делаю.
Причем если делаю проект на Verilog те же грабли.

Реклама

Judchin

для примера выкладываю пример синхронного счетчика на JK-триггерах, на Т-почти будет также.
тока файл для Quartus II

Реклама

Pavel_1978

Judchin писал(а):для примера выкладываю пример синхронного счетчика на JK-триггерах, на Т-почти будет также.
тока файл для Quartus II

Создал проект все легко скомпилировалось, правда не с первого раза (не назначил файл главным файлом проекта).
Графические схемы нормально компилируются и симулируются. А вот попытки создать проект на VHDL или Verilog оканчиваются тем что на картинке.

Реклама

Meteor

А вот попытки создать проект на VHDL или Verilog оканчиваются тем что на картинке.

Не знаю как с верилогом, а в ВХДЛ наименование проекта должно совпадать с именем файла. Например если пишем

Код: Выделить всё

Entity counter_17
//////

то и файл обзываем counter_17

Judchin

[quote]Не знаю как с верилогом, а в ВХДЛ наименование проекта должно совпадать с именем файла...[/quote]
Не помню как в Max Plus'e, но в Quartus'e на верилоге такого нет, имена могут быть любыми (есть такая команда "Set as Top-Level Entity" Ctrl+Shift+J), В Мах Plus'e она тоже помниться была.

Обычный счетчик 5-разрядный будет выглядеть так:
[code]module counter_5
(
input wire C,
input wire R,
output reg [5:0] Q
);

always @ (posedge C or negedge R)
begin
if (!R) Q = 0;
else
Q = Q + 1;
end
endmodule
[/code]

Если требуется именно на T-триггерах, то можно смотри сюда: [url]http://www.marsohod.org/index.php/downloads/doc_download/37---verilog[/url]

Meteor

Я как раз о квартусе писал - регулярно создаю проекты на VHDL.

coredumped

Pavel_1978 писал(а):Создал проект все легко скомпилировалось, правда не с первого раза (не назначил файл главным файлом проекта).
Графические схемы нормально компилируются и симулируются. А вот попытки создать проект на VHDL или Verilog оканчиваются тем что на картинке.

Я использую Quartus II и обычно начинаю проект с схематика "File->New->Block Diagram/Schematic File". Он автоматом делается топовым файлом проекта. Потом добавляем таким-же способом файл на Verilog, в котором описываем module. Далее делаем "File->Create/Update->Create Symbol Files From Current File". Квартус компилит верилоговый файл и добавляет к проекту модуль (или несколько модулей) в базу проекта, после чего их можно вставлять в схематик обычным способом, через Symbol Tool. Модули должны появиться в дереве Project.
Можно, конечно, и топовый файл написать на Verilog или другом HDL, но со схематиком удобней потом разбираться в больших пректах, тк один счетчик в PLD/FPGA обычно никто не делает

PS: Если что непонятно, готов пояснить.

Pavel_1978

Спасибо, буду пробовать, о результатах отпишусь.

coredumped

Judchin писал(а):Обычный счетчик 5-разрядный будет выглядеть так:
output reg [5:0] Q

Это какбэ 6-разрядный счетчик получается

Типичная "техническая" ошибка...