Как в quartus II реализовать проект тестирования?

[Denver_KhAI]

Задача такова, что необходимо проводить периодический тестовый контроль компаратора (например 4-х разрядного), а в перспективе и для какого-нибудь автомата с памятью (счетчика например).
Подскажите, поделитесь как программно на VHDL подавать на него числа для сравнения, а потом анализировать результат. Просто quartus только начинаю изучать как и VHDL впрочем.

[Meteor]

Вот например 32-х битный компаратор

Код: Выделить всё

LIBRARY ieee;
use ieee.std_logic_1164.all;

ENTITY Compare IS
PORT(
    Data_A, Data_B: in std_logic_vector(31 downto 0);
    --clk:in std_logic;
    eqviv:out std_logic
    );
END Compare;

ARCHITECTURE comp OF Compare IS
BEGIN
    PROCESS(data_A, data_B)
    BEGIN
        if(data_A=data_B) then
            eqviv<='1';
        else eqviv<='0';
        end if;
    end process;
END comp;

[Denver_KhAI]

спасибо. а как теперь на него подавать комбинации чисел для сравнения, просто присваивать значения порту А и B и смотреть на выход?

[Meteor]

Создайте и откомпилируйте проект.
Для симуляции, создайте новый Vector Waveform file, в котором нарисуйте временную диаграмму. Затем симулируйте, квартус продемонстрирует "работу" железки

[Denver_KhAI]

Спасибо большое. Буду разбираться по ходу.