Как задержать сигнал в XILINX ISE?

[Штабскапитан Овечкин]

Требуется задержать клоки. Пытался нафтыкать кучу инверторов/буферов/всякой другой логики - всё тщетно - что на входе, то и на выходе. Видимо оптимизатор весь этот хлам выкидывает. Как объехать данные грабли?

[Meteor]

В ПЛИС есть один нормальный способ введения задержек - вставка триггеров или регистров.
Никакие другие методы, а-ля инверторы в схемах на дискретной логике, тут не применимы

[Штабскапитан Овечкин]

Меня бы вполне устроил и ненормальный способ. Неужели нет такого финта ушами, чтобы можно было обдурить оптимизатор?

[Meteor]

Забудьте о финтах канавших в обычной логике - с ПЛИС этот номер непройдет
Хотя, как вариант - от каждого инвертора отвод завести на какой нибудь мультииплексор (чтоб не болтался и не выкидывался). Может и прокатит...

[nick17]

А какой камень у вас, на сколько задержат клоки нужно(время)?

[Meteor]

Еще бы знать на какой частоте работает - ваще многие вопросы бы отпали

[Леонид Иванович]

Не знаю, как в Xilinx, а для Altera в AHDL есть волшебное слово LCELL. Хотя предыдущие ораторы правы - задерживать тактовый сигнал такими методами не следует. Если возникла такая необходимость, значит в схеме что-то не так.

[coredumped]

Ну, скажем, задерживать фронты иногда возникает нужда.
В FPGA/CPLD только один способ, который предложил в самом начале Метеор.

[Леонид Иванович]

Ну, скажем, задерживать фронты иногда возникает нужда.
В FPGA/CPLD только один способ, который предложил в самом начале Метеор.

С дискретностью в период клока. Что и было предложено сделать на регистрах, не нарушая синхронный дизайн проекта.

[Штабскапитан Овечкин]

Решение нашлось очень простое. Даже и не знаю, чево это меня понесло в аналоговые дебри! Наверное, просто недоспал.
Щас я просто поделил входной клок на 2 и пустил на тактирование девайса, а выходные данные защёлкиваю инвертированным первоначальным клоком. И всё теперь очень красиво. Выходные данные защёлкивается ровненько по центру. А то на выходе вместо нулей вылезали иголки.

[Леонид Иванович]

Вот я и говорю, что-то не так в проекте. Если имеется всего один клок-домен, то все триггеры должны тактироваться одним и тем же сигналом, обычно для этого используется линия глобального клока. Если же где-то внутри схемы время установления больше периода клока, обработку нужно делать конвейерно.