Код: Выделить всё
entity rs_422 is
port (
INPUT_RS422: in std_logic :='0';
CLK : in std_logic;
);
end rs_422;
architecture Behavioral of rs_422 is
signal shift_register: std_logic_vector (15 downto 0);
signal tmp: std_logic_vector (15 downto 0);
begin
shift_reg: process (CLK)
begin
if (rising_edge(CLK)) then
tmp <= tmp (14 downto 0) & INPUT_RS422;
end if;
end process;
shift_register <= tmp;
end Behavioral;
Код: Выделить всё
variable dat_i,dat_o:std_logic_vector(7 downto 0);
if(rising_edge(clk))then
if(dat_i(0)='1')then
dat_o<=01111111;--посылаем код 1
else
dat_o<=11111111;--Посылка минус 1
dat_i(6 downto 0):=dat_i(7 downto 1);--сдвиг
en if;
end if;А почему вы не продолжили тему? Срочно обратитесь к модераторам - пусть объединяют! тогда хоть линия мысли будет видна!Prosperous писал(а):недавно помогали с оптимальным фильтром? Эта все еще та же задача.
Код: Выделить всё
variable dat:std_logic_vector(15 downto 0);
variable sum:unsigned(3 downto 0):="0000";
begin
if(rising_edge(clk))then
sum:=dat(15)+dat(13)+dat(11)+dat(9)+dat(7)+dat(5)+dat(3)+dat(1)+
+not(dat(14))+not(dat(12))+not(dat(10))+not(dat(8))+not(dat(6))+not(dat(4))+not(dat(2))+not(dat(0));
end if;
А 16 бит получается вот откуда. На вход ПЛИС код подается с одной тактовой частотой. А внутри обрабатывается в 2 раза быстрее. Т.е когда на входе 1, на выходе уже 11 ну и т.д.не представляю себе байт длинной 16 бит
Ну уж позвольте полюбопытствоватьProsperous писал(а):Я правда уже сам справился с задачей:)
P.S. Вот только не знаю стоит выкладывать реализацию или это лишнее.