Здравствуйте,пытаюсь разобраться с конечным автоматом в Active - hdl на verilog.
Пытаюсь сделать простую схемку( шина-альтера-цапы: с шины клок (spi - SCK) бежит только в момент подачи данных (MOSI) на альтеру из нее же напрямую и выходит,как и данные.В момент ,когда SCK приходит на альтеру, запускается счетчик counterdac , и как только он досчитает до 16,то отпустит сигнал LTCH,который выставляется в соответствии с сигналами данных по другой шине (DAT[7:0]).Так же не получается сделать перенаправление с клоком и данными(на входе сигнал один,на выходе другой).
Впринципе, как это работает я представляю,но как это сделать программно?Помогите пожалуйста.Скидываю свой проект сюда. (там много лишнего,но это на будущее).
Пытаюсь сделать простую схемку( шина-альтера-цапы: с шины клок (spi - SCK) бежит только в момент подачи данных (MOSI) на альтеру из нее же напрямую и выходит,как и данные.В момент ,когда SCK приходит на альтеру, запускается счетчик counterdac , и как только он досчитает до 16,то отпустит сигнал LTCH,который выставляется в соответствии с сигналами данных по другой шине (DAT[7:0]).Так же не получается сделать перенаправление с клоком и данными(на входе сигнал один,на выходе другой).
Впринципе, как это работает я представляю,но как это сделать программно?Помогите пожалуйста.Скидываю свой проект сюда. (там много лишнего,но это на будущее).
- Вложения
-
- test_spi.rar
- (314.27 КБ) 353 скачивания
