Найдено 13 результатов
- Пт ноя 07, 2014 01:25:42
- Форум: Цифровая техника
- Тема: Транзисторные ключи.
- Ответы: 2468
- Просмотры: 959885
Re: Транзисторные ключи.
Прошу прощения,сообщение не туда прилетело
- Пт ноя 07, 2014 00:03:50
- Форум: Цифровая техника
- Тема: Транзисторные ключи.
- Ответы: 2468
- Просмотры: 959885
Re: Транзисторные ключи.
Тоесть кроме спец драйверов сделать такое никак нельзя??
Вот и мне интересно.По идее,нужны полевые транзисторы с напряжением открывания(и закрывания) 1.5V ,и где такие брать??
(еще и разной структуры n-p ???)
Мэни цэ нэ зрозумыло.
Абсолютно тоже самое.Менял всё, что смог(поменять),менял.Ну ...
Вот и мне интересно.По идее,нужны полевые транзисторы с напряжением открывания(и закрывания) 1.5V ,и где такие брать??
(еще и разной структуры n-p ???)
Мэни цэ нэ зрозумыло.
Абсолютно тоже самое.Менял всё, что смог(поменять),менял.Ну ...
- Чт ноя 06, 2014 23:07:43
- Форум: Цифровая техника
- Тема: Параллельный сдвиговый регистр + универсальный
- Ответы: 7
- Просмотры: 1501
Re: Параллельный сдвиговый регистр + универсальный
Я не могу навязывать вам свое мнение,но MicroCap,по-моему,не для цифровых схем создан. Ну а если Вы просто изучаете именно его:(MicoCap)?то
EatAppleshttp://radiokot.ru/forum/images/smilies/drink.gif.Я бы такое вжисть не нарисовал.
- Ср ноя 05, 2014 21:21:37
- Форум: Цифровая техника
- Тема: Параллельный сдвиговый регистр + универсальный
- Ответы: 7
- Просмотры: 1501
Re: Параллельный сдвиговый регистр + универсальный
Все правильно,ведь на входе SER у Вас единица,вот она и задвигается с каждым тактом.свободные разряды заполняются единицами
- Ср ноя 05, 2014 20:00:35
- Форум: Цифровая техника
- Тема: Параллельный сдвиговый регистр + универсальный
- Ответы: 7
- Просмотры: 1501
Re: Параллельный сдвиговый регистр + универсальный
PS. Входа MODE (load/shift) это тоже касается.
- Ср ноя 05, 2014 19:36:19
- Форум: Цифровая техника
- Тема: Параллельный сдвиговый регистр + универсальный
- Ответы: 7
- Просмотры: 1501
Re: Параллельный сдвиговый регистр + универсальный
Ошибка в том,что данные на входе меняются во время спада CLK, а ведь именно по этому спаду данные записываются в триггеры,
отсюда и неоднозначность выходных данных.Переделайте входные данные так,чтобы они изменялись по фронту CLK, и все будет ОК.
отсюда и неоднозначность выходных данных.Переделайте входные данные так,чтобы они изменялись по фронту CLK, и все будет ОК.
- Ср окт 01, 2014 18:34:55
- Форум: ПЛИС
- Тема: помогите с VERILOG
- Ответы: 36
- Просмотры: 21022
Re: помогите с VERILOG
Извините,я неправ.Глупость написал.
- Ср окт 01, 2014 17:14:26
- Форум: ПЛИС
- Тема: помогите с VERILOG
- Ответы: 36
- Просмотры: 21022
Re: помогите с VERILOG
Вы как раз и отключили,только не то, что надо.Вот это: encoder_binaru -у Вас отсутствует в описании входов и выходов модуля.Это же должны быть входы,правильно?WolfTheGrey писал(а):И это ни как не отключить?
- Вс сен 07, 2014 19:52:06
- Форум: ПЛИС
- Тема: помогите с VERILOG
- Ответы: 36
- Просмотры: 21022
Re: помогите с VERILOG
для тестов и отладки
Все правильно, потому я и написал про тестбенч.
То есть clk-виртуальный сигнал,а не реальный генератор внутри ПЛИС (как ,наверное считал Автор).
#5 значит, например 5nS, если в начале модуля задан масштаб времени/точность: `timescale 1ns / 1ps.
Т.е. в данном примере ...
Все правильно, потому я и написал про тестбенч.
То есть clk-виртуальный сигнал,а не реальный генератор внутри ПЛИС (как ,наверное считал Автор).
#5 значит, например 5nS, если в начале модуля задан масштаб времени/точность: `timescale 1ns / 1ps.
Т.е. в данном примере ...
- Вс сен 07, 2014 12:15:23
- Форум: ПЛИС
- Тема: помогите с VERILOG
- Ответы: 36
- Просмотры: 21022
Re: помогите с VERILOG
Вот так компилируется:
module forever_example (output reg clk);
initial begin
#1 clk = 0;
// forever begin
// #5 clk = ! clk;
// end
end
always #5 clk = ! clk;
initial begin
$monitor ("Time = %d clk = %b",$time, clk);
#100 $finish;
end
endmodule
Почему forever не катит, не ...
module forever_example (output reg clk);
initial begin
#1 clk = 0;
// forever begin
// #5 clk = ! clk;
// end
end
always #5 clk = ! clk;
initial begin
$monitor ("Time = %d clk = %b",$time, clk);
#100 $finish;
end
endmodule
Почему forever не катит, не ...
- Сб сен 06, 2014 21:52:12
- Форум: ПЛИС
- Тема: помогите с VERILOG
- Ответы: 36
- Просмотры: 21022
Re: помогите с VERILOG
Запрос в google: initial forever verilog
Ответ :http://www.asic-world.com/verilog/vbehave3.html
Ответ :http://www.asic-world.com/verilog/vbehave3.html
- Ср фев 12, 2014 19:54:32
- Форум: ПЛИС
- Тема: Altera DE0 nano, SDRAM, Nios II и частота 100МГц
- Ответы: 1
- Просмотры: 4109
Re: Altera DE0 nano, SDRAM, Nios II и частота 100МГц
Вот здесь почитай:http://we.easyelectronics.ru/plis/podklyuchenie-lcd-indikatora-k-plis.html
- Вс окт 07, 2012 22:02:04
- Форум: AVR
- Тема: Частотомер на Atmega8
- Ответы: 7
- Просмотры: 4218
Re: Частотомер на Atmega8
Уважаемый isx ! Не ищи в GOOGLE. А то, не дай бог, найдешь метод нулевых биений.
Смысл использования контроллера в его способности ВЫЧИСЛЯТЬ.
Fin=Fclk*m/n. Время измерения T выбираешь сам, исходя из минимальной измеряемой частоты.
Как видишь, в формуле время измерения T не присутствует, оно ...
Смысл использования контроллера в его способности ВЫЧИСЛЯТЬ.
Fin=Fclk*m/n. Время измерения T выбираешь сам, исходя из минимальной измеряемой частоты.
Как видишь, в формуле время измерения T не присутствует, оно ...