Если так пойдет дальше, как с простым выводом чисел на индикатор, занимает так много элементов, то похоже не умещается даже самый простой мой проект в ПЛИС Циклон 4. Надо долго переучиваться с процедурного программирования МК в программирование ПЛИС. В общем, походу надо возвращаться к самым истокам логических схем, как это все делалось при ограниченности ресурсов.
Добавлено after 1 hour 2 minutes 48 seconds:
Оптимизировал код, уменьшил на 200 число используемых элементов ПЛИС.
Как же все таки уйти от умножения и деления для такой задачи?
Код: Выделить всё
module translate16to10 ( vol, sign_3, sign_2, sign_1, sign_0 );
input wire [23:0]vol;
output reg [3:0]sign_0;
output reg [3:0]sign_1;
output reg [3:0]sign_2;
output reg [3:0]sign_3;
reg [13:0] mult1; // max 9000
reg [9:0] mult2; // max 900
always@(vol)
begin
if( vol < 4'd10 )
begin
sign_0 = vol[3:0];
sign_1 = 4'b0000;
sign_2 = 4'b0000;
sign_3 = 4'b0000;
end
else
begin
if( vol < 7'd100 )
begin
sign_1 = vol / 5'd10;
sign_0 = vol - ( sign_1 * 5'd10 );
sign_2 = 4'b0000;
sign_3 = 4'b0000;
end
else
if( vol < 10'd1000 )
begin
sign_2 = vol / 7'd100;
mult2 = sign_2 * 7'd100;
sign_1 = ( vol - mult2 ) / 4'd10;
sign_0 = vol - mult2 - ( sign_1 * 4'd10 );
sign_3 = 4'b0000;
end
else
if( vol < 14'd10000 )
begin
sign_3 = vol / 10'd1000;
mult1 = sign_3 * 10'd1000;
sign_2 = ( vol - mult1 ) / 7'd100;
mult2 = sign_2 * 7'd100;
sign_1 = ( vol - mult1 - mult2 ) / 4'd10;
sign_0 = vol - mult1 - mult2 - ( sign_1 * 4'd10 );
end
else
begin
sign_0 = 4'b0000;
sign_1 = 4'b0000;
sign_2 = 4'b0000;
sign_3 = 4'b0000;
end
end
end
endmodule
Пытаюсь всеми силами изгнать из себя процедурщика программера МК, для этого требуется особенный обряд, дополнительно оптимизировал код Verilog и сократил число используемых элементов ПЛИС на 750 шт. Результат вроде тот же, но надо еще тестировать.
Что еще можно сделать для решения этой задачи?
Как избавиться от умножения и деления?
Код: Выделить всё
module translate16to10 ( vol, sign_3, sign_2, sign_1, sign_0 );
input wire [23:0]vol;
output reg [3:0]sign_0;
output reg [3:0]sign_1;
output reg [3:0]sign_2;
output reg [3:0]sign_3;
reg [13:0] mult1; // max 9000
reg [9:0] mult2; // max 900
always@(vol)
begin
if( vol < 14'd10000 )
begin
sign_3 = vol / 10'd1000;
mult1 = sign_3 * 10'd1000;
sign_2 = ( vol - mult1 ) / 7'd100;
mult2 = sign_2 * 7'd100;
sign_1 = ( vol - mult1 - mult2 ) / 4'd10;
sign_0 = vol - mult1 - mult2 - ( sign_1 * 4'd10 );
end
else
begin
sign_0 = 4'b0000;
sign_1 = 4'b0000;
sign_2 = 4'b0000;
sign_3 = 4'b0000;
end
end
endmodule
Добавлено after 18 minutes 16 seconds:
Хочется понять немного теории, использую в коде регистры reg (ячейки памяти) mult1, mult2, но синтезатор электронной схемы насколько понимаю в схеме не применяет эти регистры reg, насколько понимаю использует провода wire между делителем и множителем в схеме. То есть, синтезатор схемы упростил и сделал без дополнительных регистров. Но в коде блока always, я не могу использовать провода wire вместо регистров reg. Как быть? Как доработать код чтоб было вообще правильно??
