Мелкие вопросы по МК и ПЛИС.

[Chettuser]

Пытается сказать что по адресу 0x000000 было отправлено на запись 0x281E, а считалось 0x3FFF - т.е. пустые ячейки - ничего не записалось.
Копать железо или уменьшать скорость...

[Blaze]

Скорость уменьшил до 75 и никаких изменений - та же ошибка. Что делать? Изменится ли ситуация если перед программатором поставить м\с max232?

[p630304]

Люди нужна помощь, Проект с XC9572XL-10-VQ44 при попытке сохранить в подпрограмме PACE пишет ошибки

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{0}" LOC = "P27" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{1}" LOC = "P28" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{2}" LOC = "P29" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{3}" LOC = "P30" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{4}" LOC = "P31" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{5}" LOC = "P32" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{6}" LOC = "P33" ;

ERROR:DesignEntry - Could not apply constraint: NET "DIN_SV5{7}" LOC = "P34" ;
Где может быть подвох подскажите.

[SubDia]

Где может быть подвох подскажите.

PACE не может найти вышеуказанные сигнальные линии в указанном проекте. Удостоверьтесь, что скармливаете PACE именно тот проект, к которому относится Ваш ucf файл.
По-моему, еще при изменении ucf во вне возникает такая ошибка (то есть, файл открыт в PACE, и в этот промежуток времени Вы его изменяете).

[p630304]

Ясно, спасибо.
Теперь другая проблема с FIT
WARNING:Cpld - Unable to retrieve the path to the iSE Project Repository. Will
use the default filename of 'snovoxl.ise'.
ПРЕДУПРЕЖДЕНИЕ: Cpld - Неспособный отыскивать путь к Архиву Проекта ISE. Будет использовать
имя файла по умолчанию 'snovoxl.ise'.
Где потерял его не пойму и PACE не открывается вовсем, а чего не пойму.

[SubDia]

Насколько я помню, это предупреждение возникает при компиляции проекта в самой ISE.
Чтобы открыть PACE для планировки, нужно дважды кликнуть "Floorplan IO - Pre-Synthesis" (в User Constraints), над списком Implement Design в боковом окне "Design".
У меня подобные предупреждения случались - никогда не обращал на них внимания.
Что не мешало компилировать проект, прошивать ПЛИС и наслаждаться полной работоспособностью устройства.

[p630304]

С РАСЕ разобрался , но вот предупреждения мне не нравятся когда компилируешь в Транслейте и Фит
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<1>" LOC = 28>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<0>" LOC = 27>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "CLK" LOC = 44>' could not be found and so the Locate constraint will
be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "ADC_CLK" LOC = 22>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "UC_CLK" LOC = 13>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "TST_LED" LOC = 39>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_RDWR" LOC = 14>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_GATE" LOC = 19>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_EN" LOC = 20>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_DATA" LOC = 16>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_CLK" LOC = 12>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "FIFO_CLK" LOC = 23>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<7>" LOC = 34>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<6>" LOC = 33>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<5>" LOC = 32>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<4>" LOC = 31>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<3>" LOC = 30>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<2>" LOC = 29>' could not be found and so the Locate constraint
will be removed.
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<1>" LOC = 28> is overridden
on the design object DIN_SV5<1> by the constraint <NET "DIN_SV5(1)" LOC =
"P33" ;> [snovoxl.ucf(7)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<0>" LOC = 27> is overridden
on the design object DIN_SV5<0> by the constraint <NET "DIN_SV5(0)" LOC =
"P34" ;> [snovoxl.ucf(6)].
WARNING:NgdBuild:1012 - The constraint <NET "CLK" LOC = 44> is overridden on the
design object CLK by the constraint <NET "CLK" LOC = "P44" ;>
[snovoxl.ucf(5)].
WARNING:NgdBuild:1012 - The constraint <NET "ADC_CLK" LOC = 22> is overridden on
the design object ADC_CLK by the constraint <NET "ADC_CLK" LOC = "P22" ;>
[snovoxl.ucf(4)].
WARNING:NgdBuild:1012 - The constraint <NET "UC_CLK" LOC = 13> is overridden on
the design object UC_CLK by the constraint <NET "UC_CLK" LOC = "P13" ;>
[snovoxl.ucf(21)].
WARNING:NgdBuild:1012 - The constraint <NET "TST_LED" LOC = 39> is overridden on
the design object TST_LED by the constraint <NET "TST_LED" LOC = "P39" ;>
[snovoxl.ucf(20)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_RDWR" LOC = 14> is overridden
on the design object SER_RDWR by the constraint <NET "SER_RDWR" LOC = "P14"
;> [snovoxl.ucf(19)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_GATE" LOC = 19> is overridden
on the design object SER_GATE by the constraint <NET "SER_GATE" LOC = "P19"
;> [snovoxl.ucf(18)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_EN" LOC = 20> is overridden on
the design object SER_EN by the constraint <NET "SER_EN" LOC = "P20" ;>
[snovoxl.ucf(17)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_DATA" LOC = 16> is overridden
on the design object SER_DATA by the constraint <NET "SER_DATA" LOC = "P16"
;> [snovoxl.ucf(16)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_CLK" LOC = 12> is overridden on
the design object SER_CLK by the constraint <NET "SER_CLK" LOC = "P12" ;>
[snovoxl.ucf(15)].
WARNING:NgdBuild:1012 - The constraint <NET "FIFO_CLK" LOC = 23> is overridden
on the design object FIFO_CLK by the constraint <NET "FIFO_CLK" LOC = "P23"
;> [snovoxl.ucf(14)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<7>" LOC = 34> is overridden
on the design object DIN_SV5<7> by the constraint <NET "DIN_SV5(7)" LOC =
"P27" ;> [snovoxl.ucf(13)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<6>" LOC = 33> is overridden
on the design object DIN_SV5<6> by the constraint <NET "DIN_SV5(6)" LOC =
"P28" ;> [snovoxl.ucf(12)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<5>" LOC = 32> is overridden
on the design object DIN_SV5<5> by the constraint <NET "DIN_SV5(5)" LOC =
"P29" ;> [snovoxl.ucf(11)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<4>" LOC = 31> is overridden
on the design object DIN_SV5<4> by the constraint <NET "DIN_SV5(4)" LOC =
"P30" ;> [snovoxl.ucf(10)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<3>" LOC = 30> is overridden
on the design object DIN_SV5<3> by the constraint <NET "DIN_SV5(3)" LOC =
"P31" ;> [snovoxl.ucf(9)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<2>" LOC = 29> is overridden
on the design object DIN_SV5<2> by the constraint <NET "DIN_SV5(2)" LOC =
"P32" ;> [snovoxl.ucf(8)].
WARNING:Cpld - Unable to retrieve the path to the iSE Project Repository. Will
use the default filename of 'snovoxl.ise'.
Что ему не нравится не пойму.

[SubDia]

В первом типе предупреждения говорится о том, что не найден описанный сигнал (Вы его из проекта убрали, скорее всего; или переименовали), и данный сигнал будет исключен из ucf файла.
Второй тип предупреждения сообщает о том, что Вы пытаетесь определить один и тот же вывод двум сигналам проекта.
Внимательно изучите описание входов/выходов в файле проекта и в файле ucf - ошибка легко исправима, просто нужно однозначно определить все выводы, чтобы не было расхождений.

[p630304]

Росжевали крепко и млоденец поймет, только вот проект не получается довести до ума вроде бы все есть правильно только вместо имени controller заменил на snovoxl так же выводы под xc9572xl-10-vq44, а вот сам проект
-- Name: Scope Controller
-- Version: 1.0 Partially Tested
-- Date: 17Jul2011 Adi
-- Function: XC9572XL controller for eOscope
--
-- Descrition:
-- Keyboard interface, ADC control logic


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity snovoxl is

Port ( CLK : in std_logic; -- Global Clock In
UC_CLK : out std_logic; -- Output Clock for the uC
ADC_CLK : out std_logic; -- Output Clock for the ADC
FIFO_CLK : out std_logic; -- Output Clock for the FIFO
TST_LED : out std_logic; -- Pin LED For testing purposes

DIN_SV5 : in std_logic_vector(7 downto 0); -- Keyboard data input

SER_CLK : in std_logic; -- Serial interface clock
SER_DATA : inout std_logic; -- Serial interface - data !!!!! inout
SER_EN : in std_logic; -- Serial interface - Enable write in register
SER_RDWR : in std_logic; -- Serial interface - read or write
SER_GATE : in std_logic -- Serial interface - register select
);

-- attribute bufg: string; -- Global pin assign (FOR XC9572XL - VQ44)
-- attribute bufg of CLK : signal is "CLK";

attribute pin_assign : string; -- Pin Assign (FOR XC9572XL - VQ44)
attribute pin_assign of CLK : signal is "44";
attribute pin_assign of UC_CLK : signal is "13";
attribute pin_assign of FIFO_CLK : signal is "23";
attribute pin_assign of ADC_CLK : signal is "22";
attribute pin_assign of TST_LED : signal is "39";

attribute pin_assign of DIN_SV5 : signal is "34, 33, 32, 31, 30, 29, 28, 27";
-- Pin connector SV5: 2, 1, 44, 43, 41, 40, 39
-- TrgDwn,

attribute pin_assign of SER_CLK : signal is "12"; -- uC: PC0
attribute pin_assign of SER_RDWR: signal is "14"; -- uC: PC1
attribute pin_assign of SER_EN : signal is "20"; -- uC: PC2
attribute pin_assign of SER_DATA : signal is "16"; -- uC: PD7
attribute pin_assign of SER_GATE : signal is "19"; -- uC: PD6 !!! Atentie !

end snovoxl;


architecture Behavioral of snovoxl is
signal CNT_1 : std_logic_vector(7 downto 0) := "00000000"; -- 8 bit counter (prescaller)
signal CNT_2 : std_logic_vector(15 downto 0) := "0000000000000000"; -- 16 bit counter (comparator)
signal OUT_CNT_1 : std_logic := '0';
signal OUT_CNT_2 : std_logic := '0';
signal OUT_TMP : std_logic := '0';
signal REG_DIV : std_logic_vector(3 downto 0) := "0000"; -- contains the division control data
signal REG_CMP : std_logic_vector(15 downto 0) := "0000000000000000"; -- contains the compare control data
signal REG_KEY : std_logic_vector(7 downto 0) := "00000000"; -- contains the key values
signal SER_DATA_TMP: std_logic := '0';

begin

UC_CLK <= CNT_1(1); -- !!!!!!!!!!!! XTAL dependent
ADC_CLK <= not (CLK and SER_GATE) when REG_DIV = 7 else not (OUT_CNT_2 and SER_GATE);
TST_LED <= CNT_1(7); -- No LED drive, only for scope visualisation
FIFO_CLK <= (CLK and SER_GATE) when REG_DIV = 7 else (OUT_CNT_2 and SER_GATE);

SER_DATA <= SER_DATA_TMP when SER_RDWR = '0' and SER_EN = '0' else 'Z';
OUT_CNT_1 <= CLK when REG_DIV = 0 else OUT_TMP;

process (CLK, SER_CLK, SER_EN, SER_RDWR, DIN_SV5, SER_DATA, REG_DIV, REG_CMP, OUT_CNT_1, CNT_2)
-- Should be modified according to decision logic
begin

if rising_edge(CLK) then -- Clock
CNT_1 <= CNT_1 + '1';

if REG_DIV = 1 then -- Must be reevaluated everytime the CLK changes !
OUT_TMP <= CNT_1(0);
elsif REG_DIV = 2 then
OUT_TMP <= CNT_1(1);
elsif REG_DIV = 3 then
OUT_TMP <= CNT_1(2);
elsif REG_DIV = 4 then
OUT_TMP <= CNT_1(3);
elsif REG_DIV = 5 then
OUT_TMP <= CNT_1(4);
elsif REG_DIV = 6 then
OUT_TMP <= CNT_1(5);
end if;

end if;


if rising_edge(OUT_CNT_1) then
if CNT_2 = REG_CMP then -- !!!! Not a 50% duty factor signal - I hope it works
CNT_2 <= "0000000000000000"; -- (the 1 pulse is valid only for the CNT_2 reset period)
OUT_CNT_2 <= '1';
else
CNT_2 <= CNT_2 + '1'; -- Increment the second counter
OUT_CNT_2 <= '0';
end if;
end if;


if SER_EN='1' then -- Serial transmission disabled - SER_CLK ignored
REG_KEY <= DIN_SV5;
elsif falling_edge(SER_CLK) then
if SER_RDWR='0' then -- Read data from keyboard
SER_DATA_TMP <= REG_KEY(7);
REG_KEY (7) <= REG_KEY (6);
REG_KEY (6) <= REG_KEY (5);
REG_KEY (5) <= REG_KEY (4);
REG_KEY (4) <= REG_KEY (3);
REG_KEY (3) <= REG_KEY (2);
REG_KEY (2) <= REG_KEY (1);
REG_KEY (1) <= REG_KEY (0);
REG_KEY (0) <= '0';
else -- Write data to TimeBase settings registers
REG_DIV (3) <= REG_DIV (2);
REG_DIV (2) <= REG_DIV (1);
REG_DIV (1) <= REG_DIV (0);
REG_DIV (0) <= REG_CMP (15);
REG_CMP (15) <= REG_CMP (14);
REG_CMP (14) <= REG_CMP (13);
REG_CMP (13) <= REG_CMP (12);
REG_CMP (12) <= REG_CMP (11);
REG_CMP (11) <= REG_CMP (10);
REG_CMP (10) <= REG_CMP (9);
REG_CMP (9) <= REG_CMP (8);
REG_CMP (8) <= REG_CMP (7);
REG_CMP (7) <= REG_CMP (6);
REG_CMP (6) <= REG_CMP (5);
REG_CMP (5) <= REG_CMP (4);
REG_CMP (4) <= REG_CMP (3);
REG_CMP (3) <= REG_CMP (2);
REG_CMP (2) <= REG_CMP (1);
REG_CMP (1) <= REG_CMP (0);
REG_CMP (0) <= SER_DATA;
end if;
end if;

end process;

end Behavioral;

[war139]

Здравствуйте скажите пожалуйста можно-ли прошить PIC16F628A простейшим программатором 5 проводков* если да посоветуйте плиз прогу) захотелось ето http://aes.at.ua/publ/31-2-0-215 сделать))

[Av4arik]

собери лучше экстра-ПИК потом геммора меньше будет....

[p630304]

Что значит 5 проводков

[p630304]

Тут мне выдало маленькое сообщение
Cpld - Выведение ограничения BUFG для сигнального 'CLK', основанного на ограничении LOC 'P44'. Рекомендуется, чтобы Вы объявили этот BUFG explicitebly в Вашем проекте. Отметьте, что для определенных семейств устройства вывод ограничения BUFG не может управлять пропущенными часами, и ограничение BUFG будет проигнорировано.
Так вот, где мне его искать кто нибудь подскажет
ПЛИС XC9572XL-10-VQ44

[p630304]

я попробовал прошить с предупреждениями, а iMPACT мне выдал
INFO:iMPACT:583 - '1': The idcode read from the device does not match the idcode in the bsdl File.
INFO:iMPACT:1578 - '1': Device IDCODE : 00001111111111111111111111111111
INFO:iMPACT:1579 - '1': Expected IDCODE: 00001001011000000100000010010011
PROGRESS_END - End Operation.
Elapsed time = 0 sec.
Это нормально или нет.

[Av4arik]

А может, будем прятать код под спойлеры или в текстовые файлы? Ведь это не сложно, и страницы исходниками забиты не будут....

[p630304]

А у меня не получилось ни то не другое не отображает.

[SubDia]

я попробовал прошить с предупреждениями, а iMPACT мне выдал
INFO:iMPACT:583 - '1': The idcode read from the device does not match the idcode in the bsdl File.
INFO:iMPACT:1578 - '1': Device IDCODE : 00001111111111111111111111111111
INFO:iMPACT:1579 - '1': Expected IDCODE: 00001001011000000100000010010011
PROGRESS_END - End Operation.
Elapsed time = 0 sec.
Это нормально или нет.

Прошу прощения, не отвечал на сообщения, ибо был жутко занят и не спал всю ночь. Насчет предупреждения по поводу 44-й ноги и ограничения не знаю. Возможно, это связано с тем, что этот вывод - вывод глобального тактирования.
Теперь по текущему вопросу. Нет, это ни разу не нормально. Сообщение значит, что IMPACT не видит саму ПЛИСину - ID код не считан. После успешного считывания ID-кода в окне boundary scan появится синяя надпись, говорящая об удачном завершении считывания идентификатора микросхемы.
Пока что, увы, у Вас все плохо. Проверяйте соединение программатора и микросхемы. Если программатор собран собственноручно и еще не испытан, сочувствую - Вы оказались в такой же ситуации, как и я в свое время. =)

[Shutilla]

Не могу понять логику PB6:7 у ATMega8 - когда фьюзами выставлен внешний генератор, то они становятся входами кварца, это понятно. А как их перевести в обычный режим ввода-вывода? Просто установить тактирование от внутреннего генератора и все?

[Gudd-Head]

А как их перевести в обычный режим ввода-вывода? Просто установить тактирование от внутреннего генератора и все?

Достаточно просто НЕ ВЫБИРАТЬ режим тактирования от кварца.

[p630304]

Насчет предупреждения по поводу 44-й ноги и ограничения не знаю. Возможно, это связано с тем, что этот вывод - вывод глобального тактирования.
Теперь по текущему вопросу. Нет, это ни разу не нормально. Сообщение значит, что IMPACT не видит саму ПЛИСину - ID код не считан. После успешного считывания ID-кода в окне boundary scan появится синяя надпись, говорящая об удачном завершении считывания идентификатора микросхемы.
Пока что, увы, у Вас все плохо. Проверяйте соединение программатора и микросхемы. Если программатор собран собственноручно и еще не испытан, сочувствую - Вы оказались в такой же ситуации, как и я в свое время. =)

Пробывал тактировать 44 ногу,пишет ошибку.
Самое интересное что все выводы совпадаю проекта и РАСЕ и в библиотеку он внесен.
То что в IMPACT происходит, догадывался что что-то не так, попробую другую плисину впаять, посмотрю что будет и отпишу.
Спасибо Вам что помогаете.