Xilinx ISE 11....как?

Nobodevi4

А как насчет Core-Generator??? Он вроде должен генерировать синус???
D:\Xilinx\10.1\ISE\bin\nt\wincoregen.exe
File->New Project, назвал проект SIN, далее вылезает окно с запрашиваемыми параметрами. На вкладке Part (типа Family, Device, Package, Speed Grade) ну я их заполняю соответственно: Spartan2, xc2s100, tq144, -6. А зачем нужны еще 2 вкладки: Generation и Advanced?
Далее вылезает окно Sine-Cosine Look-Up Table, в самой первой вкладке есть параметры Output Width и Theta Input Widhth и еще поле Memory ROM - это все зачем? И как мне посмотреть что эта кривая в итоге действительно синус?
Всем заранее спасибо!

Реклама

Андрюшка

Нашел про меандр

Spartan3E писал(а):Сопрот по сигналу после емкость на землю. Вот вам и синус из меандра.

Spartan3E сбил меня с толку.

uldemir писал(а):В ISE тулбаре жмете кнопочку в виде лампочки или Edit -> Language templates можно найти примеры для многих компонентов. Вот ROM
Код: Выделить всё
.................
Это оно?

Там просто заполнено по возрастающей: 1, 2, 3, 4...16.

Nobodevi4 , к сожалению в ближайшее время не могу посмотреть, сейчас Xilinx удалил за ненадобностью, а то на винте места нет.

Реклама

Spartan3E

Андрюшка писал(а):Нашел про меандр
Spartan3E писал(а):Сопрот по сигналу после емкость на землю. Вот вам и синус из меандра.
Spartan3E сбил меня с толку.
uldemir писал(а):В ISE тулбаре жмете кнопочку в виде лампочки или Edit -> Language templates можно найти примеры для многих компонентов. Вот ROM
Код: Выделить всё
.................
Это оно?
Там просто заполнено по возрастающей: 1, 2, 3, 4...16.

Nobodevi4 , к сожалению в ближайшее время не могу посмотреть, сейчас Xilinx удалил за ненадобностью, а то на винте места нет.

Был вопрос -
"Народ, кто-нибудб знает, как сделать обыкновенный синус в ISE WebPack 10.1 на Spartan2 и XC2S100???"
Я предложил самый простой вариант с использованием одной ноги плиски

. Понятно, что синус не идеальный будет, но речь воспроизводится прекрасно. Для "красивого" синуса, как впрочем и для любой другой заданной формы сигнала, само собой - ЦАП лепить. Для синуса можно обойтись и без табличного метода. А проще всего пилу делать.

Андрюшка

Пилу то да, просто счетчиком считать в "+", потом в "-".

Реклама

Spartan3E

Андрюшка писал(а):Пилу то да, просто счетчиком считать в "+", потом в "-".

Пила делается кольцевым счетчиком в + потом в максимуме 0 и по кругу.

Реклама

Nobodevi4

ок, спс за примеры, а могу я сделать синус, используя, к примеру, обыкновенный счетчик и блок памяти?
Ну, то есть, на счетчик будет подаваться какой-нить меандр и адреса будут перебираться, а в память загнать уже готовую таблицу значений синуса????
То есть, данные у меня - это будет функция, а адрес - это будет аргумент (угол).
???

Реклама

SII · Сообщение **SII** » Пт мар 12, 2010 16:40:00

Ну так, собственно, так и делают, когда применяют внешний ЦАП. Должен же кто-то выдавать "цифру" на выходы ПЛИС, и проще всего её формировать в блоке памяти, адрес для которого формировать с помощью счётчика.

Андрюшка

Spartan3E писал(а):
Андрюшка писал(а):Пилу то да, просто счетчиком считать в "+", потом в "-".
Пила делается кольцевым счетчиком в + потом в максимуме 0 и по кругу.

Я не то написал, имел ввиду не пилу, а /\/\/\/\/\/

Nobodevi4, его по идее можно на лету рассчитывать, но я сейчас не представляю как.

Nobodevi4

эээ.....а если у меня уже есть верилоговский файл тестбенча и проекта, как мне правильно все это дело ссимулировать...не могу разобраться....Симулирую в ModelSime...

chronoman

имелось в виду шимом делать синус, скважность можно вытаскивать как из таблицы синуса, так и по разностному уравнению с правильным округлением

Spartan3E

Nobodevi4 писал(а):эээ.....а если у меня уже есть верилоговский файл тестбенча и проекта, как мне правильно все это дело ссимулировать...не могу разобраться....Симулирую в ModelSime...

Вот почитай.
http://electronix.ru/forum/index.php?ac ... st&id=1293

uldemir

Я выучил на VHDL еще одно слово! Generic зовется. короче, я хочу повторно использовать модули, и для этого мне им надо передать параметр. Но, топовый уровень у меня - schematic. где мне прописать свой generic_map, чтобы это передалось всем подчиненным модулям?

Meteor

Ulemir, что мешает делать верхний уровень проекта на VHDL (через компоненты к примеру)? Ведь, на мой взгляд, плюсов больше чем минусов:
Во-первых все одном стиле (только описание);
во вторых возможность проверки всего проекта в моделсим. Насколько знаю, схематику моделсим не отрабатывает.
Всегда работал с квартусом, в нем есть возможность отрисовки RTL схемы синтезированного устройства.
Ниже пример кода

Код: Выделить всё

--Описание компонентов

COMPONENT Timer_control
PORT(
	s1,s4,clr,wrr,wrt,clrr,clrt,ouen:in std_logic;
	sl:in std_logic_vector(2 downto 0);
	ovfst:out std_logic;
	RT:out std_logic_vector(7 downto 0);
	Tbus:inout std_logic_vector(31 downto 0)
	);
END COMPONENT;
..............
--соединение компонентов

TMC:Timer_control
PORT MAP(
		s1=>s_stf(1),
		s4=>s_stf(4),
		clr=>s_gclr,
		wrr=>WRR,
		wrt=>WRT,
		clrr=>CLRR,
		clrt=>CLRT,
		ouen=>slouen,
		sl=>SLTM,
		ovfst=>s_ovfts,
		RT=>S_RT,
		Tbus=>S_TBUS
		);

Результат синтеза

uldemir

Не переубедите, это я уже пробовал. мне такая картинка нагляднее:
http://haos.homeip.net/NixieClock3/Cool ... k_cpld.PNG
Вот каждый модуль внутри удобнее написать на VHDL. А если мне эту картинку писать на VHDL то мне придется именовать цепь соединяющую два пина между manual и, скажем, cnt_hour. А оно мне надо? Я именую только значимые для меня цепи
Вот потому и стоит вопрос, где это можно указать? в пропертях объекта? может в файле констрайнтов?
p.s. Нашел в synthesis properties строчку Generics, Parameters. Только плевать оно хотело. пишу output_type:integer:=1 - а все равно генерится с дефаултным значением output_type=>0

dimitriy91

Всем привет, подскажите пожалуйста книгу где расписано как создавать поведенческую модель( на VHDL) на xilinx , интересует именно книги где рассказывается поэтапно кк создавать и компилировать, все книги которые скачиваю именно про сам язык и архитектуру xilinx

uldemir

http://radiokot.ru/forum/viewtopic.php? ... 5#p1042615
Еще воспользуйтесь поиском VHDL книж*, VHDL книг*, VHDL XILINX

kaknaxtak

Доброго времени суток!

А есть у Xilinx внутрисхемный отладчик типа Альтеровского SignalTap? Или альтернатива какая? Как называется?

Спасибо.

Meteor

kaknaxtak писал(а):А есть у Xilinx внутрисхемный отладчик типа Альтеровского SignalTap? Или альтернатива какая? Как называется?

Имя ему Chipscope если не ошибаюсь.

wss60

Здравствуйте! Кто нибудь знает, как в симуляторе Xilinx ISE управлять входами – устанавливать лог. 0/1 или таймер?

uldemir

Какой версии? после девятой только писать testbench на vhdl.